公开(公告)号：WO2021197713A1

公开(公告)日：2021-10-07

申请号：PCT/EP2021/054360

申请日：2021-02-23

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： SOMMERFELD, Dennis ,  WITTREICH, Ulrich

IPC: H01L21/683 ,  H01L21/48 ,  H01L23/00 ,  H05K3/34 ,  B23K3/08 ,  H01L23/544 ,  B23K1/0016 ,  B23K3/087 ,  H01L21/6835 ,  H01L2224/27334 ,  H01L2224/83192 ,  H05K2203/0195 ,  H05K2203/0415 ,  H05K3/3478

Abstract: Zusammenfassend betrifft die Erfindung eine Form (200) zum Fügen eines elektrischen Schaltungsträgers. Die Erfindung betrifft weiterhin einen Werkstückträger (100) für die Form (200) sowie ein System aus Form (200) und Werkstückträger (100). Um den Wärmeeintrag durch ein Fügeverfahren zu verbessern und die Qualität der Fügeverbindungen zu erhöhen wird vorgeschlagen, dass zum Fügen eines elektrischen Schaltungsträgers eine Form (200) zumindest eine erste Aussparung (210) zur Aufnahme eines Fügematerials (310, 320, 330), insbesondere eines Lotformteils, und zumindest eine zweite Aussparung (220) zur Aufnahme eines Substrats (300) aufweist. Die Form (200) weist weiterhin eine Kontaktfläche (203), die zur thermischen Kontaktierung einer Heizplatte (10) ausgebildet ist, auf.

公开(公告)号：WO2021262368A1

公开(公告)日：2021-12-30

申请号：PCT/US2021/033915

申请日：2021-05-24

Applicant: QUALCOMM INCORPORATED

Inventor： WE, Hong Bok ,  HSU, Marcus ,  PATIL, Aniket

IPC: H01L25/065 ,  H01L25/16 ,  H01L25/00 ,  H01L23/498 ,  H01L23/538 ,  H01L23/00 ,  H01L2224/08145 ,  H01L2224/16227 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73251 ,  H01L2224/80006 ,  H01L2224/80013 ,  H01L2224/80203 ,  H01L2224/80896 ,  H01L2224/81193 ,  H01L2224/81203 ,  H01L2224/83192 ,  H01L2224/9222 ,  H01L2225/06517 ,  H01L2225/06558 ,  H01L2225/06572 ,  H01L23/49816 ,  H01L23/5385 ,  H01L23/562 ,  H01L24/73 ,  H01L24/80 ,  H01L24/81 ,  H01L24/92 ,  H01L25/0652 ,  H01L25/50 ,  H01L2924/15331 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19105 ,  H01L2924/3511

Abstract: Integrated circuit (IC) packages employing split, double-sided IC metallization structures to facilitate a semiconductor die module employing stacked dice, and related fabrication methods are disclosed. Multiple IC dice in the IC package are stacked and bonded together in a back-to-back, top and bottom IC die configuration in an IC die module, which can minimize the height of the IC package. The metallization structure is split between separate top and bottom metallization structures adjacent to respective top and bottom surfaces of the IC die module to facilitate die-to-die and external electrical connections to the dice. The top and bottom metallization structures can be double-sided by exposing substrate interconnects on respective inner and outer surfaces for respective die and external electrical interconnections. In other aspects, a compression bond is included between the IC dice mounted together in a back-to-back configuration to further minimize the overall height of the IC package.

公开(公告)号：WO2022002733A1

公开(公告)日：2022-01-06

申请号：PCT/EP2021/067266

申请日：2021-06-23

Applicant: IMEC VZW ,  UNIVERSITEIT GENT

Inventor： STERKEN, Tom ,  VAN STEENBERGE, Geert

IPC: H01L21/683 ,  H01L33/00 ,  H01L21/6835 ,  H01L2221/68318 ,  H01L2221/68363 ,  H01L2221/68381 ,  H01L2224/83005 ,  H01L2224/83192 ,  H01L2224/95 ,  H01L2224/95136 ,  H01L33/0095

Abstract: A method for accurately positioning a component on a receiver substrate is provided, wherein the component is transferred from a donor substrate to a receiver substrate facing the donor substrate. The method comprises creating at least one nozzle at a predefined location in the area of contact between a blister forming layer on the donor substrate, and a component attached to the donor substrate by adhesion to the blister forming layer. The blister forming layer comprises at least a dynamic release layer, consisting of a dynamic release material, i.e. material that is vaporised when a laser beam of a given wavelength and flux density is directed to the donor substrate at the location of the component, from the back side of the donor substrate. The application of the laser beam thus creates a blister that contains vaporized dynamic release material.The blister expands until a nozzle is created, the nozzle allowing the vaporized dynamic release material to exit the blister and cause the release of the component and its propulsion towards the receiver substrate. The nozzle releases the material in the form of a narrow jet of gas, which improves the directionality of the transfer.

公开(公告)号：WO2021199553A1

公开(公告)日：2021-10-07

申请号：PCT/JP2020/049310

申请日：2020-12-28

Applicant: MITSUBISHI ELECTRIC CORPORATION ,  MITSUBISHI ELECTRIC R&D CENTRE EUROPE B.V.

Inventor： BRANDELERO, Julio ,  VOYER, Nicolas

IPC: H01L23/488 ,  H01L21/60 ,  H01L2224/2732 ,  H01L2224/27334 ,  H01L2224/279 ,  H01L2224/29011 ,  H01L2224/29076 ,  H01L2224/2919 ,  H01L2224/2929 ,  H01L2224/29294 ,  H01L2224/29311 ,  H01L2224/29339 ,  H01L2224/29347 ,  H01L2224/32012 ,  H01L2224/32014 ,  H01L2224/32227 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/83121 ,  H01L2224/83192 ,  H01L2224/83815 ,  H01L2224/8384 ,  H01L24/27 ,  H01L24/29 ,  H01L24/32 ,  H01L24/83 ,  H01L2924/181 ,  H01L2924/351 ,  H01L2924/3512

Abstract: A power module assembly comprises a power die (5) attached to a substrate (1) through a joint layer (41) comprising solid pads (4, 4') of metal alloy material connecting electrically and thermally said power die (5) to said substrate (1), wherein said solid pads (4, 4') are located within cells (200, 201, 202) of a grid (2, 2') made of an elastic material and having cell walls (20) extending between the surface of the substrate (1) and the surface of the die (5) facing each other. A process for manufacturing the power module assembly comprises: providing an elastic grid (2, 2') having a length and a width corresponding to the length and width of the semiconductor die (5) to attach; placing and attaching said elastic grid (2, 2') on the substrate (1); placing a stencil (3) forming a frame with a shape adapted to a contour of the semiconductor die (5) on the substrate (1) around the grid (2, 2') and applying paste (9) with a screen printing technique in the area defined by the stencil (3); removing the stencil (3); placing the power semiconductor die (5) on top of the paste (9); applying pressure on the die (5) to compress the assembly made of the die (5), the grid (2, 2') and paste (9) and the substrate (1); heating (10) the assembly either to melt the metal particles of the paste (9) or to sinter the particles; and cooling the assembly to provide solid pads (4, 4') embedded in said grid (2, 2'). The grid (2, 2') acts as an elastic barrier, preventing crack propagation within the joint layer (41) while providing little thermal resistance. The grid (2,2 ') may be a honeycomb shaped (2) or square shaped (21) lattice. A grid cell (200, 201, 202) size may be at least ten times bigger than a grid wall (20) width. The width of walls (20) of the grid cells (200,201, 202) may be larger than half of the thickness of the joint layer (41). The grid material may be such that the walls (20) of the grid (2, 2') contract with an increase of temperature, helping applying a high pressure on the paste (9) during the heating process phase and allowing the solid paste (4, 4') to expand in the hot areas without extra constraint during the operation of the power semiconductor die (5), leaving room to the rest of the joint layer (41) to expand under high temperature, relaxing the stress. The grid (2, 2') may be a polyimide grid, in particular, made out of a single- or double-faced adhesive polyimide tape. The grid (21) may comprise peripheral cells (201) of a reduced width with respect to central cells (202) of the grid (21), limiting propagation of cracks so that the cracks cannot grow from the sides or corners more than the width of the reduced width cells (201) while inner cells (202) may be larger to reduce the degradation of the overall thermal resistance. The cells (200, 201,202) of the grid (2, 2') may be shaped through laser cutting. The elastic grid (2, 2') may be formed as a tape with adhesive on both sides and be glued on both the substrate (1) and the die (5). The elastic grid (2, 2') may be placed and attached on the substrate (1) with a screen printing technique using an ink charged with high thermal conductive particles.

公开(公告)号：WO2022124895A2

公开(公告)日：2022-06-16

申请号：PCT/NL2021/050747

申请日：2021-12-08

Applicant: STICHTING CHIP INTEGRATION TECHNOLOGY CENTRE

Inventor： NAKKA, John Suman

IPC: H01L21/603 ,  H01L21/60 ,  H01L23/488 ,  H01L2224/11312 ,  H01L2224/13012 ,  H01L2224/13013 ,  H01L2224/13017 ,  H01L2224/1319 ,  H01L2224/1329 ,  H01L2224/13339 ,  H01L2224/13344 ,  H01L2224/14131 ,  H01L2224/14132 ,  H01L2224/14135 ,  H01L2224/16052 ,  H01L2224/16058 ,  H01L2224/27312 ,  H01L2224/2732 ,  H01L2224/27334 ,  H01L2224/279 ,  H01L2224/29012 ,  H01L2224/29013 ,  H01L2224/29015 ,  H01L2224/29017 ,  H01L2224/29018 ,  H01L2224/29078 ,  H01L2224/2919 ,  H01L2224/2929 ,  H01L2224/29294 ,  H01L2224/29339 ,  H01L2224/29344 ,  H01L2224/30131 ,  H01L2224/30132 ,  H01L2224/30135 ,  H01L2224/30136 ,  H01L2224/30177 ,  H01L2224/30505 ,  H01L2224/3201 ,  H01L2224/32013 ,  H01L2224/32014 ,  H01L2224/32052 ,  H01L2224/32056 ,  H01L2224/32058 ,  H01L2224/32227 ,  H01L2224/32245 ,  H01L2224/3301 ,  H01L2224/3312 ,  H01L2224/73103 ,  H01L2224/73204 ,  H01L2224/81192 ,  H01L2224/81862 ,  H01L2224/8314 ,  H01L2224/83192 ,  H01L2224/83204 ,  H01L2224/8384 ,  H01L2224/83862 ,  H01L2224/9212 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/27 ,  H01L24/29 ,  H01L24/30 ,  H01L24/32 ,  H01L24/33 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L2924/10253 ,  H01L2924/10272 ,  H01L2924/3025 ,  H01L2924/351 ,  H01L2924/3512

Abstract: An integrated circuit (IC) (30) is attached to a substrate (10) through an improved die attachment layer (20), whereby an IC-package is formed. The die attachment layer (20) comprises at least one first region (21) comprising a first attachment material and at least one second region (22) comprising a second attachment material different from the first attachment material, wherein the at least one first region (21) is located centrally on the substrate (10), wherein the at least one second region (22) is located eccentrically, such as at a side, at a part of a side, or at a corner, wherein the at least one first region (21) comprises at least one metal (e.g., sintered silver) and the at least one second region (22) comprises a die-attach material selected from heat assisted attach materials, pressure-based attach materials, pressure-less attach materials, thermohardening attach materials, such as epoxy resins, curing attach materials, polymer based attach materials, resin based attach materials, fibres, nanoparticles, and combinations thereof, in particular, wherein the at least one second region (22) comprises particles of dielectric material embedded in a matrix of polymeric material. A thermal expansion coefficient (TCE3) of the at least one first region (21) and a thermal expansion coefficient (TCE4) of the at least one second region (22) may be between a thermal expansion coefficient (TCE1) of the substrate (10) and a thermal expansion coefficient (TCE2) of the die (30). The thermal expansion coefficient (TCE4) of the at least one second region (22) may be between the thermal expansion coefficient (TCE3) of the at least one first region (21) and the thermal expansion coefficient (TCE1) of the substrate (10) or between the thermal expansion coefficient (TCE3) of the at least one first region (21) and the thermal expansion coefficient (TCE2) of the die (30). The elastic modulus (EM1) of the at least one first region (21) may be higher than the elastic modulus (EM2) of the at least one second region (22), wherein, preferably, the elastic modulus (EM1) of the at least one first region (21) is lower than an elastic modulus of the die (30) and wherein, preferably, the elastic modulus (EM2) of the at least one second region (22) is higher than an elastic modulus of the substrate (10), wherein the elastic moduli are each a Young's modulus, a bulk modulus, viscoelastic modulus, and/or a volumetric modulus. The attachment layer (20) may extend up to a side of the die (30), preferably forming a fillet (27). The attachment layer may comprise a cavity (28) for receiving the die (30), preferably a cavity (28) adapted to outer dimensions of the die (30). The die (30) may be a power IC or, alternatively, the integrated circuit may relate to a photonics application, with an improved heat flow from die (30) to the substrate (10), or may relate to an IC requiring precise temperature control thereof, such as a VCSEL circuit. In the manufacturing method, i.e., method of die bonding, the at least one first region (21) may be provided in the form of at least one central bar-shaped volume, optionally with one or more side branches, preferably towards every substrate corner and optionally at each longitudinal side of the substrate (10). The die (30) may be attached to the substrate (10) by applying pressure, by applying heat, by applying curing, by sintering, by diffusion, or by a combination thereof. After attaching the die (30), the first region (21) is spread out over the central region of the substrate (10), whereas the second regions (22) are slightly increased in surface are size and are positioned at the sides and corners.

公开(公告)号：WO2021122987A1

公开(公告)日：2021-06-24

申请号：PCT/EP2020/086760

申请日：2020-12-17

Applicant: ANALOG DEVICES INTERNATIONAL UNLIMITED COMPANY

Inventor： LAKSHMANAN, Ramji Sitaraman ,  STENSON, Bernard ,  FITZGERALD, Padraig Liam ,  KIERSE, Oliver ,  TWOHIG, Michael James ,  FLYNN, Michael John ,  O'SULLIVAN, Laurence Brendan

IPC: H01L21/52 ,  H01L23/04 ,  H01L2224/04 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/056 ,  H01L2224/131 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/2405 ,  H01L2224/24227 ,  H01L2224/245 ,  H01L2224/2919 ,  H01L2224/29294 ,  H01L2224/32013 ,  H01L2224/32014 ,  H01L2224/32225 ,  H01L2224/32237 ,  H01L2224/33183 ,  H01L2224/40225 ,  H01L2224/48225 ,  H01L2224/48227 ,  H01L2224/48463 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/81207 ,  H01L2224/82002 ,  H01L2224/82106 ,  H01L2224/83192 ,  H01L2224/83862 ,  H01L2224/83868 ,  H01L2224/83871 ,  H01L2224/83874 ,  H01L2224/85002 ,  H01L2224/85005 ,  H01L2224/85801 ,  H01L2224/9205 ,  H01L23/041 ,  H01L23/06 ,  H01L23/13 ,  H01L23/20 ,  H01L23/49811 ,  H01L23/49833 ,  H01L23/49838 ,  H01L23/562 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/24 ,  H01L24/29 ,  H01L24/32 ,  H01L24/33 ,  H01L24/40 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/82 ,  H01L24/83 ,  H01L24/85 ,  H01L24/92 ,  H01L2924/15153 ,  H01L2924/15311 ,  H01L2924/16152 ,  H01L2924/16196 ,  H01L2924/163

Abstract: An integrated circuit package can contain a semiconductor die and provide electrical connections between the semiconductor die and additional electronic components. The integrated circuit package can reduce stress placed on the semiconductor die due to movement of the integrated circuit package due to, for example, temperature changes and/or moisture levels. The integrated circuit package can at least partially mechanically isolate the semiconductor die from the integrated circuit package.

公开(公告)号：WO2023088705A2

公开(公告)日：2023-05-25

申请号：PCT/EP2022/080922

申请日：2022-11-07

Applicant: AMS-OSRAM INTERNATIONAL GMBH

Inventor： MÜLLER, Klaus ,  HOLZAPFEL, Gerhard ,  KELLNER, Peter

IPC: H01L21/60 ,  H01L23/488 ,  H01L23/485 ,  H01L33/62 ,  H01L2224/0401 ,  H01L2224/04026 ,  H01L2224/05073 ,  H01L2224/0508 ,  H01L2224/05082 ,  H01L2224/05083 ,  H01L2224/05084 ,  H01L2224/05111 ,  H01L2224/05124 ,  H01L2224/05139 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05166 ,  H01L2224/05169 ,  H01L2224/05171 ,  H01L2224/05564 ,  H01L2224/05611 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05666 ,  H01L2224/05669 ,  H01L2224/10145 ,  H01L2224/13007 ,  H01L2224/13017 ,  H01L2224/13083 ,  H01L2224/13111 ,  H01L2224/13144 ,  H01L2224/13155 ,  H01L2224/13166 ,  H01L2224/13169 ,  H01L2224/16227 ,  H01L2224/26145 ,  H01L2224/29007 ,  H01L2224/29083 ,  H01L2224/29111 ,  H01L2224/29144 ,  H01L2224/29155 ,  H01L2224/29166 ,  H01L2224/29169 ,  H01L2224/32227 ,  H01L2224/81048 ,  H01L2224/81191 ,  H01L2224/81192 ,  H01L2224/81193 ,  H01L2224/81815 ,  H01L2224/83048 ,  H01L2224/83191 ,  H01L2224/83192 ,  H01L2224/83193 ,  H01L2224/83815 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/29 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L2924/12041 ,  H01L2924/12042 ,  H01L2924/381 ,  H01L2924/3841

Abstract: Es wird ein Halbleiterchip (1) mit mindestens zwei elektrischen Kontaktstellen (6), die an einer Hauptfläche (5) des Halbleiterchips (1) angeordnet sind, angegeben, wobei über oder auf der elektrischen Kontaktstelle (6) vollflächig eine metallische Vorratsschicht (10) (z.B. Au) aufgebracht ist. In direktem Kontakt auf der metallischen Vorratsschicht (10) kann eine Diffusionsbarriereschicht (11) aufgebracht sein, die gegenüber der metallischen Vorratsschicht (10) zurückversetzt angeordnet ist, so dass die metallische Vorratsschicht (10) teilweise frei zugänglich ist; hierbei bildet die Diffusionsbarriereschicht (11) eine Anhaftfläche für ein Lot (21) und/oder eine erste Lotkomponente des Lots (21) und/oder einerzweite Lotkomponente des Lots (21) aus. Die Diffusionsbarriereschicht (11) kann zwei Einzelschichten (11', 11") aufweisen, nämlich eine haftvermittelnde Einzelschicht (11') (z.B. Ti) und eine Einzelschicht (11") (z.B. Ni oder Pt), die insbesondere die Diffusionsbarriereeigenschaften der Diffusionsbarriereschicht (11) erzielt. Alternativ kann in direktem Kontakt auf der metallischen Vorratsschicht (10) eine Trennschicht (14) (z.B. Ti) aufgebracht sein, die gegenüber der metallischen Vorratsschicht (10) zurückversetzt angeordnet ist, so dass die metallische Vorratsschicht (10) teilweise frei zugänglich ist, wobei die Trennschicht (14) löslich in dem Lot (21) und/oder einer ersten Lotkomponente des Lots (21) und/oder einer zweiten Lotkomponente des Lots (21) ist. Über oder auf der Diffusionsbarriereschicht (11) oder über oder auf der Trennschicht (14) kann eine metallische Abschlussschicht (13) (z.B. Au) angeordnet sein, die bevorzugt eine Oxidation des darunterliegenden Materials verhindert. Die metallische Vorratsschicht (10), die metallische Abschlussschicht (13) und/oder zumindest eine Lotkomponente können das gleiche Material aufweisen. Die Vorratsschicht (10) unter der Trennschicht (14) kann eine erste Lotkomponente (z.B. Au) umfassen, wobei über oder auf der Trennschicht (14) eine Lotkomponentenschicht (15) umfassend die zweite Lotkomponente (z.B. Sn) angeordnet ist und über oder auf der Lotkomponentenschicht (15) eine weitere Trennschicht (16) (z.B. Ti) angeordnet ist. Der Halbleiterchip (1) kann ein strahlungsemittierender Halbleiterchip (1) (wie ein Laserdiodenchip oder ein Leuchtdiodenchip) in Flip-Chip-Bauweise sein. Die erste Lotkomponente kann Au sein und die zweite Lotkomponente kann Sn sein. Die Trennschicht (14) und/oder die Diffusionsbarriereschicht (11) können mittig auf der metallischen Vorratsschicht (10) angeordnet sein, so dass seitliche Bereiche (12) der metallischen Vorratsschicht (10) frei zugänglich sind. Die Kontaktstelle (6) kann eine haftvermittelnde Einzelschicht (9) (z.B. Ti) und eine elektrische Kontaktschicht (8) (z.B. Cu, Pt, Au, Ag, Al) umfassen. Der Halbleiterchip (1) kann mit einem Anschlussträgers (17) mit zwei elektrischen Anschlussstellen (18) verbunden werden, wobei (im Fall einer auf der metallischen Vorratsschicht (10) aufgebrachten Diffusionsbarriereschicht (11)) flüssiges Lot (21) auf die metallische Vorratsschicht (10) trifft und erstarrt oder wobei (im Fall einer auf der metallischen Vorratsschicht (10) aufgebrachten Trennschicht (14)) die erste Lotkomponente und/oder die zweite Lotkomponente verflüssigt werden, wobei sich die Trennschicht (14) in der ersten Lotkomponente und/oder der zweiten Lotkomponente löst. Bei diesen beiden Verfahren werden Kurzschlüsse zwischen den elektrischen Kontaktstellen (6) des Halbleiterchips (1) verringert, da die flüssige Schmelze des Lots (21) die freiliegenden Bereiche (12) der metallischen Vorratsschicht (10) benetzt und dort erstarren kann. Der Anschlussträger (17) kann erhitzt werden, so dass sich die Schichtenfolge (7) auf den elektrischen Kontaktstellen (6) des Halbleiterchips (1) ausgehend von dem Anschlussträger (17) erwärmt. Die elektrische Anschlussstelle (18) des Anschlussträgers (17) kann eine elektrische Kontaktschicht (8) aufweisen, über oder auf der eine Diffusionsbarriereschicht (11) angeordnet ist, die eine Anhaftfläche für das Lot (21) ausbildet und/oder über oder auf der eine metallische Abschlussschicht (13) angeordnet ist.

公开(公告)号：WO2022200749A2

公开(公告)日：2022-09-29

申请号：PCT/FR2022/050572

申请日：2022-03-28

Applicant: SAFRAN ELECTRONICS & DEFENSE

Inventor： RIOU, Jean-Christophe ,  PONS, Corinne ,  JAUSSENT, Alain

IPC: H01L21/60 ,  H01L21/603 ,  H01L21/98 ,  H01L25/065 ,  H01L23/538 ,  H01L21/67 ,  H01L2224/27848 ,  H01L2224/29012 ,  H01L2224/29294 ,  H01L2224/29339 ,  H01L2224/29347 ,  H01L2224/32227 ,  H01L2224/75251 ,  H01L2224/753 ,  H01L2224/75315 ,  H01L2224/759 ,  H01L2224/83055 ,  H01L2224/83101 ,  H01L2224/83191 ,  H01L2224/83192 ,  H01L2224/83204 ,  H01L2224/83208 ,  H01L2224/8384 ,  H01L2224/83907 ,  H01L23/5385 ,  H01L24/27 ,  H01L24/29 ,  H01L24/32 ,  H01L24/75 ,  H01L24/83 ,  H01L25/0655 ,  H01L25/50 ,  H01L2924/00015 ,  H01L2924/19105

Abstract: Un procédé pour assembler un composant électronique (28) à un substrat (30) comprend les étapes successives suivantes : on dépose un matériau de frittage (26) sur l'un parmi un composant électronique (28) et un substrat (30); on chauffe le matériau de frittage (26) de façon à placer une température du matériau de frittage (26) dans un pic exothermique préalable (8) qui précède un pic exothermique de frittage (10) sans que la température du matériau de frittage (26) atteigne un maximum du pic exothermique préalable (8); on fixe au matériau de frittage (26) l'autre parmi le composant électronique (28) et le substrat (30) de sorte que le matériau de frittage (26) est interposé entre le composant électronique (28) et le substrat (30); et on presse le matériau de frittage (26) à chaud de façon à réaliser un fluage du matériau de frittage (26). Une étape de frittage du matériau de frittage (26) peut ensuite être effectuée. Le pic exothermique préalable (8) est le marqueur de l'activation des paillettes du matériau de frittage (26) pour un fluage ou un frittage ultérieur. L'étape de dépôt peut avoir lieu en disposant le matériau de frittage (26) en boustrophédon. L'étape de dépôt peut avoir lieu en formant avec le matériau de frittage (26) des boudins (32) en contact mutuel. L'étape de dépôt peut avoir lieu en déposant le matériau de frittage (26) sur le substrat (30) de sorte que, à l'issue du procédé, le matériau de frittage (26) dépasse des bords du composant électronique (28). Alternativement, l'étape de dépôt peut avoir lieu en déposant le matériau de frittage (26) sur le composant électronique (28) en retrait de bords du composant électronique (28). Le procédé peut comprendre une étape préliminaire de chauffage d'un échantillon de test du matériau de frittage (26) en l'exposant à une température croissante, dans laquelle, durant le chauffage, on mesure une température du matériau de frittage (26) et on détecte une première valeur de température de chauffage correspondant à un début du pic exothermique préalable (8) qui précède le pic exothermique de frittage (10) et une deuxième valeur de température de chauffage correspondant au maximum du pic exothermique préalable (8). Le substrat (30) peut être un premier substrat, deux composants électroniques (28) de dimensions différentes l'un de l'autre (par exemple, différant par leur hauteur) étant interposés entre le premier substrat (30) et un deuxième substrat (30), des couches de matériau de frittage (26) étant interposées entre chaque composant électronique (28) et le premier et deuxième substrat (30), auquel cas : on dispose les deux couches inférieures de matériau de frittage (26) sur le substrat inférieur (30) puis on effectue l'étape de séchage de ce matériau de frittage (26); ensuite on installe les deux composants électroniques (28) et on applique par-dessus les deux autres couches de matériau de frittage (26); on procède ensuite à une nouvelle étape de séchage; on applique ensuite le substrat supérieur (30), on presse les composants électroniques (28) entre les deux substrats (30) et on effectue ensuite le fluage simultané de toutes les couches de matériau (26); et on procède au frittage du matériau de frittage (26). Durant le pressage, on peut mesurer une pression d'un organe (24) en appui sur le matériau de frittage (26) et déterminer si la pression varie sur une amplitude prédéterminée pendant une durée prédéterminée et/ou on peut mesurer une position de l'organe (24) en appui sur le matériau de frittage (26) et déterminer si la position varie sur une amplitude prédéterminée pendant une durée prédéterminée.

公开(公告)号：WO2022010173A1

公开(公告)日：2022-01-13

申请号：PCT/KR2021/008301

申请日：2021-06-30

Applicant: SAMSUNG ELECTRONICS CO., LTD.

Inventor： CHOI, Won ,  IM, Sangkyun ,  ROH, Sanghoon ,  SON, Jihyeon ,  LEE, Joowhan ,  JANG, Hyuntae

IPC: H01L25/075 ,  H01L33/38 ,  H01L33/26 ,  H01L33/00 ,  H01L2224/2929 ,  H01L2224/29339 ,  H01L2224/29344 ,  H01L2224/29347 ,  H01L2224/29355 ,  H01L2224/29371 ,  H01L2224/29411 ,  H01L2224/29439 ,  H01L2224/29455 ,  H01L2224/29499 ,  H01L2224/2957 ,  H01L2224/32227 ,  H01L2224/8302 ,  H01L2224/83091 ,  H01L2224/83099 ,  H01L2224/83192 ,  H01L2224/83851 ,  H01L24/29 ,  H01L24/32 ,  H01L24/83 ,  H01L25/0753 ,  H01L2924/12041 ,  H01L2924/20105 ,  H01L2933/0058 ,  H01L33/60 ,  H01L33/62

Abstract: A display module and a method for manufacturing thereof are provided. The display module includes a substrate including a pad, a conduction film which is bonded to the substrate including the pad, wherein at least one of a surface of the conduction film and an inner portion of the conduction film is black color treated, and a display device mounted on the pad to which the conduction film is bonded.

公开(公告)号：WO2021239538A2

公开(公告)日：2021-12-02

申请号：PCT/EP2021/063280

申请日：2021-05-19

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： MÜLLER, Bernd ,  NACHTIGALL-SCHELLENBERG, Christian ,  STROGIES, Jörg ,  WILKE, Klaus

IPC: H01L21/56 ,  H01L21/603 ,  H01L23/58 ,  H01L23/29 ,  H01L21/563 ,  H01L2224/16227 ,  H01L2224/29011 ,  H01L2224/29291 ,  H01L2224/29386 ,  H01L2224/32013 ,  H01L2224/32058 ,  H01L2224/32105 ,  H01L2224/32106 ,  H01L2224/32225 ,  H01L2224/3301 ,  H01L2224/73104 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/81203 ,  H01L2224/8184 ,  H01L2224/83101 ,  H01L2224/83102 ,  H01L2224/83192 ,  H01L2224/83203 ,  H01L2224/8392 ,  H01L2224/83986 ,  H01L2224/9211 ,  H01L2224/92125 ,  H01L23/295 ,  H01L23/585 ,  H01L24/16 ,  H01L24/29 ,  H01L24/32 ,  H01L24/33 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92

Abstract: Um das Fügen und das Isolieren von leistungselektronischen Halbleiterbauteilen einfacher und effizienter zu gestalten, werden ein Verfahren zum Fügen und Isolieren eines leistungselektronischen Halbleiterbauteils (30) auf ein Substrat (10), das ein organischer und/oder keramischer Verdrahtungsträger ist, und ein gefügter Verbund aus einem leistungselektronischen Halbleiterbauteil (30) und einem Substrat (10), das ein organischer und/oder keramischer Verdrahtungsträger ist, vorgeschlagen, wobei das Verfahren folgende Schritte umfasst: Bereitstellen des Substrats (10) mit einer Metallisierung (12), das einen Einbauplatz mit Fügematerial (14, 15) aufweist; Anordnen einer elektrisch isolierenden Folie (20) und des Halbleiterbauteils (30) auf dem Substrat (10), sodass die dem Substrat (10) zugewandten Kontaktflächen (34, 35) des Halbleiterbauteils (30) von der Folie (20) ausgespart sind und von den Kontaktflächen (34, 35) freiliegende Bereiche des Halbleiterbauteils (30) zumindest teilweise durch die Folie (20) vom Substrat (10) und von den Kontaktflächen (34, 35) isoliert werden; und Fügen des Halbleiterbauteils (30) an das Substrat (10) und zumindest teilweises elektrisches Isolieren des Halbleiterbauteils (30) durch die Folie (20) in einem Arbeitsschritt. Das Verfahren kann weiterhin einen Schritt von Schließen eines verbleibenden Spalts (40) zwischen Metallisierung (12), Folie (20) und Halbleiterbauteil (30) durch ein Underfill-Material (25) umfassen. Zum Fügen des Halbleiterbauteils (30) kann ein Druck auf das Halbleiterbauteil (30) ausgeübt werden, sodass die Folie (20) dem Druck während des Fügens zumindest teilweise ausgesetzt ist. Die Folie (20) kann einen Guard-Ring-Bereich (36) des Halbleiterbauteils (30) isolieren. Die Folie (20) kann so dimensioniert sein, dass sie nach dem Fügen aus einem Spalt zwischen Metallisierung (12) des Substrats (10) und dem Halbleiterbauteil (30) herausragt. Alternativ kann die Folie (20) vollständig vom Halbleiterbauteil (30) abgedeckt sein, wobei der Guard-Ring-Bereich (36) über die Folie (20) oder über ein Underfill (25) isoliert ist. Die Folie (20) kann ein Elastomer, insbesondere ein Silikon-Elastomer, aufweisen oder daraus bestehen. Die Folie (20) kann einen Füllstoff, insbesondere einen keramischen Füllstoff, aufweisen, womit neben den Isolationseigenschaften der Folie (20) so auch weitere Eigenschaften wie Wärmeleitung und Ausdehnungskoeffizient angepasst werden können. Die Folie (20) kann eine Faserfüllung, insbesondere eine Glasfaserfüllung aufweisen. Die Folie (20) kann eine Haftschicht aufweisen.