公开(公告)号：WO2023033987A1

公开(公告)日：2023-03-09

申请号：PCT/US2022/039473

申请日：2022-08-04

Applicant: SUNRISE MEMORY CORPORATION

Inventor： PETTI, Christopher J. ,  HARARI, Eli

IPC: G11C11/22 ,  H01L27/11597 ,  H01L27/11582 ,  H01L27/11585

Abstract: A memory structure includes storage transistors organized as horizontal NOR memory strings where the storage transistors are thin-film ferroelectric field-effect transistors (FeFETs) having a ferroelectric gate dielectric layer formed adjacent a semiconductor channel. In some embodiments, the semiconductor channel is formed by an oxide semiconductor material and the ferroelectric storage transistors are junctionless transistors with no p/n junction in the channel. In some embodiments, the ferroelectric storage transistors in each NOR memory string share a first conductive layer as a common source line and a second conductive layer as a common bit line, the first and second conductive layers being in electrical contact with the semiconductor channel. The ferroelectric storage transistors in a multiplicity of NOR memory strings are arranged to form semi-autonomous three-dimensional memory arrays (tiles) with each tile individually addressed and controlled by circuitry in the semiconductor substrate underneath each tile in cooperation with a memory controller.

公开(公告)号：WO2022231662A1

公开(公告)日：2022-11-03

申请号：PCT/US2021/065564

申请日：2021-12-29

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： SAID, Ramy Nashed Bassely ,  MAKALA, Raghuveer S. ,  KANAKAMEDALA, Senaka ,  SHARANGPANI, Rahul

IPC: H01L27/11587 ,  H01L27/1159 ,  H01L27/11597 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11548 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/11582 ,  H01L21/28 ,  H01L29/792

Abstract: A three-dimensional memory device includes an alternating stack of insulating layers and electrically conductive layers, memory openings extending through the alternating stack, and memory opening fill structures located in the memory openings and containing a respective vertical semiconductor channel and a respective memory film. Each of the electrically conductive layers includes a tubular metallic liner in contact with a respective outer sidewall segment of a respective one of the memory opening fill structures, an electrically conductive barrier layer contacting the respective tubular metallic liner and two of the insulating layers, and a metallic fill material layer contacting the electrically conductive barrier layer, and not contacting the tubular metallic liner or any of the insulating layers. The memory opening fill structures are formed after performing a halogen outgassing anneal through the memory openings to reduce or eliminate the halogen outgassing damage in the layers of the memory film.

公开(公告)号：WO2022149721A1

公开(公告)日：2022-07-14

申请号：PCT/KR2021/017522

申请日：2021-11-25

Applicant: 한양대학교 산학협력단

Inventor： 송윤흡 ,  정재경

IPC: H01L27/11582 ,  H01L27/11568 ,  H01L29/792 ,  H01L29/66 ,  H01L27/1157 ,  H01L27/1159 ,  H01L27/11597

Abstract: 다층막 구조의 채널층을 포함하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 채널층은 전하 저장층과 맞닿도록 형성된 채, 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도를 향상시키는 제1 채널층 및 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조를 갖는다. 또는, 채널층은 외곽의 제1 채널층 및 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조를 가진 채, 제1 채널층 및 제2 채널층 사이의 접합으로 헤테로 접합을 형성한다.

公开(公告)号：WO2021225353A1

公开(公告)日：2021-11-11

申请号：PCT/KR2021/005596

申请日：2021-05-04

Applicant: 한양대학교 산학협력단 ,  페디셈 주식회사

Inventor： 송윤흡

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L27/1159 ,  H01L27/11597 ,  H01L21/768 ,  H01L21/02 ,  H01L27/11565 ,  H01L23/528

Abstract: 개선된 구조의 3차원 플래시 메모리에 대한 것으로, 3차원 플래시 메모리는, 기판; 상기 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링; 및 상기 적어도 하나의 스트링이 연장 형성되는 방향으로 중간 지점에 배치된 채 상기 적어도 하나의 스트링에 연결되는 적어도 두 개의 중간 배선들, 상기 스트링의 상단 또는 하단에 수직으로 연결되는 적어도 하나의 선택 라인(Selection Line); 및 상기 적어도 하나의 선택 라인의 상부 또는 하부에 위치한 채 상기 스트링에 수직으로 연결되는 복수의 워드 라인들을 포함하고, 상기 적어도 하나의 스트링의 상부에 형성되는 적어도 하나의 플러그 배선; 및 상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인을 포함한다.

公开(公告)号：WO2021112247A1

公开(公告)日：2021-06-10

申请号：PCT/JP2020/045325

申请日：2020-12-04

Applicant: 国立大学法人東京工業大学

Inventor： 角嶋　邦之 ,  舟窪　浩 ,  大見　俊一郎 ,  モリナ　レイエス　ジョエル ,  藤原　一郎 ,  堀　敦 ,  清水　荘雄 ,  中村　美子 ,  三村　和仙

IPC: G11C14/00 ,  H01L21/8239 ,  H01L27/105 ,  H01L21/8244 ,  H01L27/11 ,  H01L27/11507 ,  H01L27/1159 ,  H01L27/11597 ,  G11C11/22

Abstract: 本発明は、先端ＣＭＯＳロジックに混載可能な低消費電力、高信頼性、特にデータ書換え特性に優れた強誘電体材料を用いた不揮発性記憶素子及び不揮発性記憶装置を提供する。不揮発性記憶素子は、第１の導電層と、第２の導電層と、両導電層の間の金属酸化物から構成される強誘電体層とを少なくとも有し、強誘電体層と第１の導電層及び／又は第２の導電層との間に酸素イオン導電性を持つバッファ層が存在する。また、第１の導電層と強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、界面層全体として酸化シリコンより高い誘電率を有し、界面層は、第１の導電層と強誘電体層の間にバッファ層が存在する場合には、第１の導電層とバッファ層の間に存在する。不揮発性記憶装置は、低消費電力の強誘電体記憶素子が２次元または３次元に配置されて形成されるメモリセルアレイと、制御回路とを少なくとも具備する。１０ｎｍ以下にスケーリング可能な強誘電体層は４００℃以下の低温で作製し、バッファ層形成後に４００℃以下の低温熱アニール処理をして高信頼性化する。

公开(公告)号：WO2021108354A1

公开(公告)日：2021-06-03

申请号：PCT/US2020/061924

申请日：2020-11-24

Applicant: CYPRESS SEMICONDUCTOR CORPORATION

Inventor： RAMKUMAR, Krishnaswamy ,  PRABHAKAR, Venkatraman ,  AGRAWAL, Vineet ,  HINH, Long ,  SAMANTA, Santanu Kumar ,  KAPRE, Ravindra

IPC: H01L27/11526 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/1157 ,  H01L27/11597

Abstract: A semiconductor device that has a silicon-oxide-nitride-oxide-silicon (SONOS) based non-volatile memory (NVM) array including charge-trapping memory cells arranged in rows and columns and configured to store one of N x analog values. Each charge-trapping memory cells may include a memory transistor including an angled lightly doped drain (LDD) implant extends at least partly under an oxide-nitride-oxide (ONO) layer of the memory transistor. The ONO layer disposed within the memory transistor and over an adjacent isolation structure has the same elevation substantially.

公开(公告)号：WO2023033338A1

公开(公告)日：2023-03-09

申请号：PCT/KR2022/009871

申请日：2022-07-07

Applicant: 한양대학교 산학협력단

Inventor： 송윤흡

IPC: H01L27/11582 ,  H01L27/11568 ,  H01L27/11597 ,  H01L27/1159 ,  G11C16/10 ,  G11C16/08 ,  G11C16/30 ,  G11C16/04 ,  H01L27/11585

Abstract: 강유전체 기반의 3차원 플래시 메모리가 개시된다. 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압을 음의 범위 값 또는 양의 범위 범위 값에서 결정하여, 대상 메모리 셀에 대응하는 데이터 저장 패턴의 일부 영역의 분극 전하량을 변화시켜 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 한다. 또한 수직 채널 패턴은 기판이 N타입으로 형성됨에 따라 P타입인 것을 특징으로 한다.

公开(公告)号：WO2023014504A1

公开(公告)日：2023-02-09

申请号：PCT/US2022/037732

申请日：2022-07-20

Applicant: MICRON TECHNOLOGY, INC.

Inventor： RAMASWAMY, Durai Vishak, Nirmal ,  KARDA, Kamal, M.

IPC: H01L27/1159 ,  H01L27/11595 ,  H01L27/11592 ,  H01L27/11597 ,  H01L29/51 ,  H01L29/66

Abstract: Some embodiments include a ferroelectric transistor having a conductive gate structure, a first ring extending around the conductive gate structure and a second ring extending around the first ring. The first ring includes ferroelectric material. The second ring includes insulative material. A mass of channel material is outward of the second ring. Some embodiments include integrated assemblies and methods of forming integrated assemblies.

公开(公告)号：WO2022132225A1

公开(公告)日：2022-06-23

申请号：PCT/US2021/036868

申请日：2021-06-10

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： TIRUKKONDA, Roshan ,  SAID, Ramy Nashed Bassely ,  KANAKAMEDALA, Senaka ,  SHARANGPANI, Rahul ,  MAKALA, Raghuveer S. ,  RAJASHEKHAR, Adarsh ,  ZHOU, Fei

IPC: H01L27/11597 ,  H01L27/1159 ,  H01L27/11595 ,  H01L27/11587

Abstract: A three-dimensional memory device includes an alternating stack of insulating layers and electrically conductive layers and memory stack structures vertically extending through the alternating stack. Each of the memory stack structures includes a vertical semiconductor channel and a vertical stack of ferroelectric memory elements surrounding the vertical semiconductor channel and located at levels of the electrically conductive layers. Each of the ferroelectric memory elements includes a respective vertical stack of a first ferroelectric material portion and a second ferroelectric material portion that differs from the first ferroelectric material portion by at least one of a material composition and a lateral thickness.

公开(公告)号：WO2022092583A1

公开(公告)日：2022-05-05

申请号：PCT/KR2021/013143

申请日：2021-09-27

Applicant: 한양대학교 산학협력단 ,  페디셈 주식회사

Inventor： 송윤흡 ,  송창은

IPC: H01L27/1157 ,  G11C16/14 ,  G11C16/08 ,  G11C16/04 ,  H01L27/11582 ,  H01L27/1159 ,  H01L27/11597

Abstract: 에어 갭을 포함하는 구조의 3차원 플래시 메모리 및 그 제조 방법과, 3차원 플래시 메모리에서의 수직 홀 불량 개선 방법이 개시된다. 에어 갭을 형성하기 위해, 채널층의 내부에 수직 방향으로 연장 형성된 홀(Hole)을 준비하는 단계와 홀의 상단을 밀봉하는 캡(Cap)을 형성하여, 채널층의 내부에 에어 갭(Air gap)을 생성하는 단계를 포함한다. 또한, 수직 홀 불량 개선을 위해, 적어도 하나의 수직 홀의 내벽에 발생된 스파이크가 채워지도록 적어도 하나의 수직 홀의 내벽에 희생막을 증착하고, 스파이크에 증착된 희생막을 유지하는 가운데, 적어도 하나의 수직 홀의 내벽에서 스파이크를 제외한 영역에 증착된 희생막을 제거하는 단계를 포함한다.