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公开(公告)号：CN104103686A
公开(公告)日：2014-10-15
申请号：CN201310115335.3
申请日：2013-04-03
申请人： 旺宏电子股份有限公司
IPC分类号： H01L29/78 , H01L29/10 , H01L27/115 , H01L21/336
CPC分类号： H01L29/7842 , H01L21/266 , H01L27/11568 , H01L29/66568
摘要： 本发明公开了一种半导体结构、MOSFET存储单元阵列及该阵列的形成方法，该半导体结构具有：一MOSFET；及一衬底，其容置所述MOSFET。所述MOSFET在所述衬底中具有一栅极、一源极及一漏极。围绕所述MOSFET的一第一衬底区域以应力增强剂掺杂，其中所述应力增强剂经组态以在所述MOSFET的通道中产生一张应力，且所述张应力是沿着通道宽度方向。
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公开(公告)号：CN102034541B
公开(公告)日：2013-12-18
申请号：CN201010111406.9
申请日：2010-02-04
申请人： 旺宏电子股份有限公司
IPC分类号： G11C16/06 , G11C16/34 , G11C16/02 , H01L27/115
CPC分类号： G11C16/3468 , G11C16/0466 , G11C16/10
摘要： 本发明是有关于一种非挥发性记忆体及其操作方法。该非挥发性记忆体的操作方法，适用于具有第一储存位置与第二储存位置的多阶记忆胞，并包括下列步骤：设定N个临界电压分布曲线，其中N个临界电压分布曲线相对于N个位准，N为大于2的整数；当第一与第二储存位置进行程序化至第1与第N个位准的运作时，分别参照第1个临界电压分布曲线与临界电压辅助曲线，而将第一与第二储存位置程序化至第1个位准与辅助位准；以及，当第一与第二储存位置不是进行程序化至第1与第N个位准的运作时，参照第i个临界电压分布曲线而将第一与第二储存位置程序化至第i个位准，i为整数且1≤i≤N。
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公开(公告)号：CN102468305A
公开(公告)日：2012-05-23
申请号：CN201010555343.6
申请日：2010-11-19
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L21/762 , H01L21/8247
摘要： 本发明是有关于一种非挥发性记忆体及其制造方法。此非挥发性记忆体包括基底、栅极结构、第一掺杂区、第二掺杂区以及一对隔离结构。栅极结构配置于基底上。栅极结构包括电荷储存结构、栅极以及间隙壁。电荷储存结构配置于基底上。栅极配置于电荷储存结构上。间隙壁配置于栅极与电荷储存结构的侧壁上。第一掺杂区与第二掺杂区分别配置于电荷储存结构二侧的基底中，且至少位于间隙壁的下方。此对隔离结构分别配置于栅极结构二侧的基底中。本发明还提供了一种非挥发性记忆体的制造方法。藉此本发明可以避免非挥发性记忆体在操作时产生第二位元效应与程序化干扰。
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公开(公告)号：CN101587889B
公开(公告)日：2010-08-18
申请号：CN200810107916.1
申请日：2008-05-21
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/04 , H01L23/522
摘要： 本发明公开了一种静电放电保护电路的晶体管布局，包括：第一导电型衬底、第二导电型环状阱区、二第一导电型掺杂区与至少一第二导电型金属氧化物半导体晶体管。其中，第二导电型环状阱区配置于第一导电型衬底中。二第一导电型掺杂区配置于由第二导电型环状阱区所围绕的第一导电型衬底中。另外，第二导电型金属氧化物半导体晶体管配置于二第一导电型掺杂区之间的第一导电型衬底上。
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公开(公告)号：CN100594387C
公开(公告)日：2010-03-17
申请号：CN200610170095.7
申请日：2006-12-18
申请人： 旺宏电子股份有限公司
摘要： 一种测量金属氧化物半导体(Metal Oxide Semiconductor，MOS)组件的本征电容的方法。MOS组件包括第一端、第二端、第三端以及第四端，且第一端耦接至电容测量电路。首先，提供第一输入信号至第二端，并将第三端及第四端接地。接着，利用电容测量电路将第一端充电至一操作电压，并测量充电至操作电压所需的第一电流大小。然后，提供第二输入信号至第二端，并将第三端及第四端接地，同样测量第一端充电至操作电压所需的第二电流大小，且第一输入信号及第二输入信号具有相同的低电平以及不同的高电平。最后，根据第一电流大小、第二电流大小以及第一输入信号与第二输入信号的高电平的差值，以决定对应于第一端及第二端之间的本征电容。
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公开(公告)号：CN100524763C
公开(公告)日：2009-08-05
申请号：CN200410054679.9
申请日：2004-07-27
申请人： 旺宏电子股份有限公司
摘要： 一种可电程序非挥发性存储单元，此存储单元包括第一电极、第二电极以及在两电极间的一材料层(如超薄氧化硅)，其特征在于此材料层对应相对低电压的编程应力，其电阻具有累进改变的特性。通过施加应力于两电极之间的材料层以建立表示储存数据的可程序电阻。此种存储器适用于在单一存储单元中储存多位的数据及/或适用于可编程多次而不需抹除操作。
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公开(公告)号：CN100463187C
公开(公告)日：2009-02-18
申请号：CN200510108648.1
申请日：2005-10-10
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L21/8247 , G11C16/02
摘要： 通过在存储器单元的衬底区域与存储器单元的源极区域及存储器单元的漏极区域中至少一个之间测量电流，来操作一种具有电荷捕捉结构的存储器单元。当存储器单元结构的其它部分储存不相关的信息时，读取作业将不同部分的电荷捕捉结构之间的耦合减少。通过该读取作业，存储器单元的感测范围可以显著地改善。通过增加存储器单元上的净正电荷以擦除存储器单元，而通过增加存储器单元上的净负电荷以编程存储器单元。
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公开(公告)号：CN100447900C
公开(公告)日：2008-12-31
申请号：CN200410006760.X
申请日：2004-02-26
申请人： 旺宏电子股份有限公司
CPC分类号： G11C16/344 , G11C16/0466 , G11C16/16 , G11C16/3445 , G11C16/3477
摘要： 本发明提供一种具最佳存储器擦除功能的非易失性存储器及相应的方法，特别是一种擦除非易失性存储器的方法，该非易失性存储器包括一源极、一栅极、一漏极、一沟道和一捕获层。本发明的一较佳实施例的方法包括以下步骤：施加一非零栅极电压于该栅极、施加一非零源极电压于该源极、在每一擦除击发时施加一非零漏极电压于该漏极并且其中该漏极电压的幅值高于该源极电压、在该非易失性存储中产生热空穴、注入该产生的热空穴于该漏结附近的捕获层中，以及相应地擦除该非易失性存储器。本发明另一实施例的擦除方法包括在每一擦除击发之后进行一验证步骤，以用于验证非易失性存储器的存储器擦除，如果该存储器擦除未被验证时则重复根据本发明的过程步骤。
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公开(公告)号：CN100423270C
公开(公告)日：2008-10-01
申请号：CN03120826.6
申请日：2003-03-20
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/112
CPC分类号： H01L29/513 , H01L29/518 , H01L29/7923
摘要： 一种具高介电物质的硅/氧化物/氮化物/氧化物/硅器件架构，含有具有一源极区、一漏极区与位于其间的一信道区的一基底、位于信道区上的第一氧化层、在第一氧化层上的一氮化层、在氮化层上的第二氧化层、第二氧化层上的一栅极结构，其中在栅极结构底下的基底中有一个没有源/漏极区的区域、以及在氮化层上邻近栅极结构的侧壁间隙壁，其中至少一注入点，以注入电子于氮化层中，其中注入点位于信道区以及源极区与漏极区其中之一之间的一接合处，以及其中电荷储存于侧壁间隙壁底下的部分氮化层内。
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公开(公告)号：CN100421182C
公开(公告)日：2008-09-24
申请号：CN03105367.X
申请日：2003-02-26
申请人： 旺宏电子股份有限公司
摘要： 一种高压输入垫的静电放电保护装置，包括一由二极管串构成的调节器连接在该输入垫与一骤回元件之间，在调节器的周围形成第一护环及第二护环，在该骤回元件的周围形成第三护环，第一护环控制电路及第二护环控制电路控制三个护环，使该保护装置在正常高压操作下具有较高的触发电压及维持电压，而在静电放电事件下具有较低的触发电压及维持电压。
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