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公开(公告)号：CN115528034A
公开(公告)日：2022-12-27
申请号：CN202210187037.4
申请日：2022-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507 , H01L27/11502 , H01L29/786
Abstract: 本公开提供一种记忆体单元、记忆体装置和其形成方法，记忆体单元包括半导体基板上方的薄膜晶体管。薄膜晶体管包括接触字元线的记忆体膜、接触源极线和位元线的氧化物半导体层，以及介于记忆体膜和氧化物半导体层之间的导电特征。记忆体膜设置在氧化物半导体层和字元线之间。介电质材料覆盖源极线、记忆体膜和氧化物半导体层的侧壁。
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公开(公告)号：CN114843269A
公开(公告)日：2022-08-02
申请号：CN202110813522.3
申请日：2021-07-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开总体涉及晶体管栅极接触件及其形成方法。在一个实施例中，一种器件包括：源极/漏极区域，该源极/漏极区域与衬底的沟道区域邻接；接触蚀刻停止层，该接触蚀刻停止层位于源极/漏极区域上；第一源极/漏极接触件，该第一源极/漏极接触件延伸穿过接触蚀刻停止层，该第一源极/漏极接触件连接到源极/漏极区域；栅极结构，该栅极结构位于沟道区域上；栅极接触件，该栅极接触件连接到栅极结构；以及接触件间隔件，该接触件间隔件在栅极接触件周围，其中，接触件间隔件、栅极结构、接触蚀刻停止层和衬底共同限定栅极结构和第一源极/漏极接触件之间的空隙。
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公开(公告)号：CN114823867A
公开(公告)日：2022-07-29
申请号：CN202210081380.0
申请日：2022-01-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/24 , H01L29/786 , H01L21/34
Abstract: 一种包括有源层、栅极介电层和栅极的堆迭，在衬底之上以正向或反向顺序形成。有源层包括前沟道层、体半导体层和背沟道层。前沟道层通过沉积包括至少一后过渡金属氧化物层、氧化锌层和至少一受体型氧化物层的层堆迭而形成。氧化锌层或至少一后过渡金属氧化物层与栅极介电层接触，而至少一受体型氧化物层距离栅极介电层最远。前沟道层提供增强的沟道导电性，而背沟道层提供抑制的沟道导电性。
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公开(公告)号：CN114464628A
公开(公告)日：2022-05-10
申请号：CN202111195967.6
申请日：2021-10-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11597 , H01L27/1159 , G11C5/02
Abstract: 提供一种存储器器件及其形成方法。存储器器件包括衬底、多层堆叠、多个存储单元以及多个导电接触窗。衬底包括阵列区与阶梯区。多层堆叠配置在阵列区中的衬底上，其中多层堆叠的端部在阶梯区上延伸以成形为阶梯结构。多个存储单元分别设置在阵列区中的多层堆叠的侧壁上，且至少沿多层堆叠的堆叠方向排列。多个导电接触窗分别位于阶梯结构上。至少两个导电接触窗彼此电性连接。
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公开(公告)号：CN110783270B
公开(公告)日：2022-04-12
申请号：CN201910695378.0
申请日：2019-07-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本公开实施例提供了一种半导体装置与半导体结构的形成方法以及半导体装置，包含具有从基底延伸的第一鳍片及第二鳍片的基底的场效晶体管的形成方法与装置。将高介电常数栅极介电层及铁电绝缘体层沉积于第一鳍片及第二鳍片之上。在一些实施例中，将虚设栅极层沉积在位于第一鳍片及第二鳍片之上的铁电绝缘体层之上，以形成第一栅极堆叠于第一鳍片之上并形成第二栅极堆叠于第二鳍片之上。接着移除第一栅极堆叠的虚设栅极层(维持此铁电绝缘体层)以形成第一沟槽。并且移除第二栅极堆叠的虚设栅极层以及此铁电绝缘体层以形成第二沟槽。形成至少一金属栅极层于此第一沟槽及此第二沟槽中。
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Patent Agency Ranking
公开(公告)号：CN114267682A
公开(公告)日：2022-04-01
申请号：CN202110795822.3
申请日：2021-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 本发明实施例阐述一种包括字线、源极线、位线、存储层、沟道材料层的存储器件。字线在第一方向上延伸，且衬层设置在字线的侧壁上。存储层在衬层之间设置在字线的侧壁上且在第一方向上沿着衬层的侧壁延伸。衬层通过存储层间隔开且衬层夹置在存储层与字线之间。沟道材料层设置在存储层的侧壁上。介电层设置在沟道材料层的侧壁上。源极线及位线设置在介电层的相对的侧处且设置在沟道材料层的侧壁上。源极线及位线在与第一方向垂直的第二方向上延伸。衬层的材料具有比存储层的材料的介电常数低的介电常数。
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公开(公告)号：CN113594166A
公开(公告)日：2021-11-02
申请号：CN202110327370.6
申请日：2021-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11517 , H01L27/11551 , H01L27/11526 , H01L27/11563 , H01L27/11573 , H01L27/11578
Abstract: 本公开涉及包括外延源极线和位线的存储阵列。公开了一种3D存储阵列及其形成方法，其中，水平合并并且垂直不合并的外延源极/漏极区域被用作源极线和位线。在实施例中，一种存储阵列包括：第一沟道区域，在半导体衬底之上；第一外延区域，电耦合到第一沟道区域；第二外延区域，在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料，在第一外延区域和第二外延区域之间，第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质，围绕第一沟道区域；以及栅极电极，围绕栅极电介质。
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公开(公告)号：CN113555383A
公开(公告)日：2021-10-26
申请号：CN202110696746.0
申请日：2021-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22
Abstract: 一种磁性穿隧接面存储器装置，包含位于基板上的至少一磁性穿隧接面反或闸串，其中每一个磁性穿隧接面反或闸串包含：各自的半导体材料层，半导体材料层包含半导体源极区、多个半导体通道、以及多个半导体漏极区；多个磁性穿隧接面存储器单元，包含各自的第一电极，分别地位于所述半导体漏极区的一者上；以及金属位元线，接触所述磁性穿隧接面存储器单元的每一个第二电极。磁性穿隧接面反或闸串的垂直堆叠可沿着通道方向重复，以提供三维的磁性穿隧接面存储器装置。
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公开(公告)号：CN113517301A
公开(公告)日：2021-10-19
申请号：CN202110701405.8
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 存储器阵列器件包括位于半导体衬底上方的晶体管的堆叠件，该堆叠件的第一晶体管设置在该堆叠件的第二晶体管上方。第一晶体管包括沿着第一字线的第一存储器膜以及沿着源极线和位线的第一沟道区域，第一存储器膜设置在第一沟道区域和第一字线之间。第二晶体管包括沿着第二字线的第二存储器膜以及沿着源极线和位线的第二沟道区域，第二存储器膜设置在第二沟道区域和第二字线之间。存储器阵列器件包括电连接至第一字线的第一阶梯通孔和电连接至第二字线的第二阶梯通孔，第二阶梯通孔和第一阶梯通孔具有不同的宽度。本发明的实施例还涉及存储器阵列器件的形成方法。
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公开(公告)号：CN113517300A
公开(公告)日：2021-10-19
申请号：CN202110577115.7
申请日：2021-05-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11592 , H01L27/11597
Abstract: 一种存储器器件包括：衬底、层堆叠及多个复合柱结构。层堆叠设置在衬底上。层堆叠包括交替堆叠的多个导电层及多个介电层。复合柱结构分别穿透过层堆叠。每一个复合柱结构包括介电柱；一对导电柱，穿透过介电柱且通过介电柱的一部分彼此电隔离；沟道层，覆盖介电柱的两侧及所述一对导电柱的两侧；铁电层，设置在沟道层与层堆叠之间；以及缓冲层，设置在沟道层与铁电层之间。
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