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公开(公告)号：CN114914297A
公开(公告)日：2022-08-16
申请号：CN202210042790.4
申请日：2022-01-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/24 , H01L29/786 , H01L21/34 , H01L27/092
Abstract: 一种薄膜晶体管包括具有正向或反向顺序的有源层、栅极介电层以及栅极电极的堆叠结构。有源层包括包含氧的化合物半导体材料、选自Ga和W的至少一种受体型元素以及选自In和Sn的至少一种重后过渡金属元素。接触栅极介电层的有源层的第一表面部分处的重后过渡金属元素的原子百分比高于位于栅极介电层相对侧的有源层的第二表面部分处的重后过渡金属元素的原子百分比。可以增加前沟道电流，且可以减小后沟道漏电流。
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公开(公告)号：CN114823867A
公开(公告)日：2022-07-29
申请号：CN202210081380.0
申请日：2022-01-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/24 , H01L29/786 , H01L21/34
Abstract: 一种包括有源层、栅极介电层和栅极的堆迭，在衬底之上以正向或反向顺序形成。有源层包括前沟道层、体半导体层和背沟道层。前沟道层通过沉积包括至少一后过渡金属氧化物层、氧化锌层和至少一受体型氧化物层的层堆迭而形成。氧化锌层或至少一后过渡金属氧化物层与栅极介电层接触，而至少一受体型氧化物层距离栅极介电层最远。前沟道层提供增强的沟道导电性，而背沟道层提供抑制的沟道导电性。
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公开(公告)号：CN114823866A
公开(公告)日：2022-07-29
申请号：CN202210071237.3
申请日：2022-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/24 , H01L29/786 , H01L21/34
Abstract: 本公开提供一种薄膜晶体管，包括主动层以及至少一个栅极堆叠。主动层的形成可使用单元层堆叠沉积工艺的多次重复沉积，包括受子类型氧化物沉积工艺与后过渡金属元素氧化物沉积工艺。至少一个栅极堆叠中的每个栅极介电质的表面，接触对应的受子类型元素氧化物层的表面，使得主动层漏电流可被最小化。源极电极与漏极电极可接触提供较低接触电阻的氧化物层，例如主动层内的后过渡金属氧化物层或氧化锌层。
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公开(公告)号：CN114664946A
公开(公告)日：2022-06-24
申请号：CN202210204692.6
申请日：2022-03-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L27/11585
Abstract: 本揭露提供铁电存储器器件、铁电存储器器件的制造方法以及半导体芯片。铁电存储器器件包括栅极、铁电层、通道层、第一阻挡层、第二阻挡层与一对源极/漏极。铁电层设置于栅极的一侧。通道层经由铁电层而电容耦合至栅极。第一阻挡层与第二阻挡层设置于铁电层与通道层之间。第二阻挡层设置于第一阻挡层与通道层之间。第一阻挡层与第二阻挡层包括相同的材料，且第二阻挡层更掺杂有氮。一对源极/漏极设置于栅极的相对两侧，且电性连接至通道层。
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公开(公告)号：CN113725152A
公开(公告)日：2021-11-30
申请号：CN202111011878.1
申请日：2016-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/532
Abstract: 本发明实施例公开一种半导体器件，该半导体器件包括第一金属布线层，形成在所述第一金属布线层上方的层间绝缘层，内嵌于所述层间介电层且连接到所述第一金属布线层的第二金属布线层，以及设置于所述第一金属布线层和所述第一层间绝缘层之间的蚀刻停止层。所述蚀刻停止层包括一个或多个子层。所述蚀刻停止层包括由基于铝的绝缘材料、氧化铪、氧化锆或氧化钛制成的第一子层。本发明实施例涉及半导体集成电路，以及更具体地涉及具有通过双镶嵌工艺形成的金属层的半导体器件。
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公开(公告)号：CN113130390A
公开(公告)日：2021-07-16
申请号：CN202110096448.8
申请日：2021-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528 , H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 提供半导体装置的制造方法，用于形成无阻障互连层的方法及结构，包含将设置于基底上方的金属层图案化，以形成图案化金属层，图案化金属层包含一个或多个沟槽。在一些实施例中，此方法还包含在一个或多个沟槽中选择性沉积阻障层于图案化金属层的金属表面上。在一些范例中，在选择性沉积阻障层之后，在一个或多个沟槽中沉积介电层。之后，可移除选择性沉积的阻障层，以在图案化金属层与介电层之间形成空气间隙。
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公开(公告)号：CN110957268A
公开(公告)日：2020-04-03
申请号：CN201910921816.0
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8234 , H01L23/528
Abstract: 本公开实施例提供一种集成电路结构及其形成方法。该方法包括：于半导体基板上沉积第一金属层；于第一金属层上形成硬遮罩；利用硬遮罩作为蚀刻遮罩图案化第一金属层，以形成第一金属部件；于第一金属部件上与第一金属部件中之间隙，沉积第一介电材料的介电层；对介电层与硬遮罩进行化学机械研磨工艺；移除硬遮罩，因而具有介电层突出于金属部件之上的部分；形成第二介电材料的层间介电层，第二介电材料与第一介电材料不同；以及图案化层间介电层，以形成露出第一金属部件的开口，其受制于第一介电层的突出部分而与第一金属部件自对准。
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公开(公告)号：CN110648993A
公开(公告)日：2020-01-03
申请号：CN201910305550.7
申请日：2019-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/48
Abstract: 本发明的实施例提供了半导体器件及其形成方法。提供包括第一导电部件和围绕第一导电部件的第一层间电介质(ILD)的结构。在第一导电部件上但不在第一ILD上形成自组装层。在第一ILD上方但不在第一导电部件上方形成第一介电层。在第一导电部件上方和第一ILD上方形成第二ILD。在第二ILD中蚀刻开口。开口至少部分地与第一导电部件对准。第一介电层保护位于其下面的第一ILD的部分免受蚀刻。用导电材料填充开口，以在开口中形成第二导电部件。
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公开(公告)号：CN106469683B
公开(公告)日：2019-11-22
申请号：CN201610595143.0
申请日：2016-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明的实施例提供了一种形成半导体器件的方法，包括提供前体。该前体包括：衬底；位于衬底上方的栅极堆叠件；位于栅极堆叠件上方的第一介电层；位于栅极堆叠件的侧壁上和第一介电层的侧壁上的栅极间隔件；以及位于栅极堆叠件的相对侧上的源极和漏极(S/D)接触件。方法还包括开槽所述栅极间隔件以至少部分地暴露第一介电层的侧壁而不暴露栅极堆叠件的侧壁。方法还包括在栅极间隔件、第一介电层和S/D接触件上方形成间隔件保护层。本发明的实施例还提供了用于具有栅极间隔件保护层的半导体器件的方法和结构。
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公开(公告)号：CN104752399B
公开(公告)日：2018-06-05
申请号：CN201410848151.2
申请日：2014-12-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
CPC classification number: H01L23/528 , H01L21/7682 , H01L21/76832 , H01L21/76834 , H01L21/76835 , H01L21/7685 , H01L21/76852 , H01L21/76885 , H01L23/49822 , H01L23/5222 , H01L23/53204 , H01L23/53209 , H01L23/53223 , H01L23/53238 , H01L23/53252 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了互连结构和形成互连结构的方法。互连结构包括位于衬底上方的低k(LK)介电层；位于LK介电层中的第一导电部件和第二导电部件；沿着第一导电部件的第一侧壁的第一间隔件；沿着第二导电部件的第二侧壁的第二间隔件，其中，第二导电部件的第二侧壁面向第一导电部件的第一侧壁；位于第一间隔件和第二间隔件之间的气隙；以及位于第一导电部件上方的第三导电部件，其中，第三导电部件连接至第一导电部件。
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