公开(公告)号：CN109155332B

公开(公告)日：2021-07-23

申请号：CN201780026996.5

申请日：2017-11-14

Applicant: 富士电机株式会社

Inventor： 阿部和 ,  藤井岳志 ,  小幡智幸

IPC: H01L29/739 ,  H01L29/78

Abstract: 在沿与半导体基板(10)的正面平行地配置为条纹状的多个沟槽(2)中的栅沟槽(2a)的内部隔着栅绝缘膜(3a)设置有栅电位(G)的栅电极(4a)。在虚设沟槽(2b)的内部隔着虚设栅绝缘膜(3b)设置有发射电位(E)的虚设栅电极(4b)。在台面区(9)中的作为MOS栅起作用的第一台面区(9a)的表面区域的整个面设置有第一p型基区(5a)，在不作为MOS栅起作用的第二台面区(9b)沿第一方向(X)以预定的间隔(D1)选择性地设置有第二p型基区(5b)。台面区(9)的两侧的沟槽(2)中的至少一方为栅沟槽(2a)，MOS栅在栅沟槽(2a)的至少一方的侧壁侧进行驱动。据此，能够降低通态电压。

公开(公告)号：CN106663692B

公开(公告)日：2020-03-06

申请号：CN201680002154.1

申请日：2016-02-03

Applicant: 富士电机株式会社

Inventor： 阿部和 ,  宫田大嗣 ,  高桥英纪 ,  野口晴司 ,  岛田直也

IPC: H01L29/739 ,  H01L21/28 ,  H01L21/336 ,  H01L27/04 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 实现IGBT或进行与IGBT类似的动作的半导体装置的闩锁耐量的提高以及低导通电压化。半导体装置(1A)具备：第一导电型的漂移层(3)；在漂移层(3)上被彼此相邻的沟槽(4)夹着的台面区(5)；栅极电极(8)，其隔着栅极绝缘膜(6)设置于各沟槽(4)的内部；第二导电型的基极区(9)，其设置于台面区(5)；第一导电型的发射极区(11)，其在基极区(9)的表层部沿着沟槽(4)的长边方向周期性地配置有多个；以及第二导电型的接触区(12)，其以夹着各发射极区(11)的方式沿着长边方向与发射极区交替地配置，形成为比发射极区(11)深，且蔓延到发射极区(11)的正下方并相互分离。

公开(公告)号：CN105308754A

公开(公告)日：2016-02-03

申请号：CN201480032559.0

申请日：2014-11-10

Applicant: 富士电机株式会社

Inventor： 八尾典明 ,  阿部和

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/78 ,  H01L29/868

CPC classification number: H01L23/34 ,  H01L21/26513 ,  H01L21/76 ,  H01L27/0248 ,  H01L29/04 ,  H01L29/0696 ,  H01L29/16 ,  H01L29/66136 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/868 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体装置包括：设置于绝缘膜(7)上的、由第一导电型的薄膜半导体层(14)构成的阴极区域(14A)；在绝缘膜上以与阴极区域构成pn结的方式设置的、由第二导电型的薄膜半导体层(15)构成的阳极区域(15A)；覆盖阴极区域(14A)和阳极区域(15A)的层间绝缘膜(16)；设置于层间绝缘膜上、经由贯穿层间绝缘膜的第一接触孔(18)与阴极区域连接的阴极电极(21)；和设置于层间绝缘膜上、经由贯穿层间绝缘膜的第二接触孔(19)与阳极区域连接的阳极电极(22)，从靠近pn结的界面(23)一侧的第一接触孔的端部至界面的电流路径的长度和从靠近界面一侧的第二接触孔的端部至界面的电流路径的长度中的、阴极区域和上述阳极区域中方块电阻较大的区域的电流路径的长度较短。

公开(公告)号：CN1391289A

公开(公告)日：2003-01-15

申请号：CN02124332.8

申请日：2002-06-12

Applicant: 富士电机株式会社

Inventor： 藤平龙彦 ,  小林孝 ,  阿部和 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/402 ,  H01L29/4238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：－5.43+0.0316Vbr＜ρ＜－8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n－型表面区14，该表面区14是延伸到该半导体芯片表面的n－型漂移层12的延伸部分，每个n－型表面区14是用由p型阱区13包围的一条条纹形成，及n－型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。

公开(公告)号：CN105122451B

公开(公告)日：2017-12-12

申请号：CN201480012428.6

申请日：2014-03-13

Applicant: 富士电机株式会社

Inventor： 松井俊之 ,  阿部和 ,  八尾典明

IPC: H01L27/04 ,  H01L21/822 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

CPC classification number: G05F1/463 ,  G01K7/01 ,  H01L27/0255 ,  H01L29/04 ,  H01L29/16 ,  H01L29/861

Abstract: 提供一种能够兼得在形成了有源元件的基板上具备隔着绝缘膜而形成的温度检测用二极管所要求的寿命和检测灵敏度的半导体装置的驱动方法。根据该温度检测用二极管的寿命规定温度检测用二极管的通电电流密度的上限值，并且根据该温度检测用二极管的输出电压的相对于标准偏差的允许偏差电压规定上述温度检测用二极管中通电的电流密度的下限值，在上述上限值和下限值的范围内确定上述温度检测用二极管的通电电流值。

公开(公告)号：CN105103290A

公开(公告)日：2015-11-25

申请号：CN201480017180.2

申请日：2014-05-12

Applicant: 富士电机株式会社

Inventor： 八尾典明 ,  阿部和

IPC: H01L27/04 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L27/0255 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/26513 ,  H01L21/324 ,  H01L21/822 ,  H01L23/34 ,  H01L27/0629 ,  H01L27/1207 ,  H01L29/167 ,  H01L29/42356 ,  H01L29/6609 ,  H01L29/66348 ,  H01L29/7827 ,  H01L29/861 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置的制造方法，包括：隔着在半导体衬底(1)的表面上形成的绝缘膜(3)堆积薄膜半导体层(4)的工序；以第一杂质离子的射程小于薄膜半导体层在堆积时的膜厚的条件向薄膜半导体层注入第一杂质离子的工序；以及以比第一杂质离子的剂量高的剂量向薄膜半导体层选择性地注入第二杂质离子的工序，由薄膜半导体层中的注入了第一杂质离子的区域(5)和注入了第二杂质离子的区域(6)形成温度检测用二极管(31)。

公开(公告)号：CN103534809A

公开(公告)日：2014-01-22

申请号：CN201280023679.5

申请日：2012-06-14

Applicant: 富士电机株式会社

Inventor： 阿部和

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0611 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/8611 ,  H01L29/861

Abstract: 击穿电压结构部（3）包括具有环形多晶硅场板（7）和金属场板（9b）的双重结构的场板。此外，在击穿电压结构部（3）中，多个环形保护环（4b）设置在半导体衬底（1）的前表面的表面层中。多晶硅场板（7）分开配置在保护环（4b）的内周侧以及外周侧。将内周侧和外周侧的多晶硅场板（7）相连接的多晶硅桥（8）以预定间隔设置在多个保护环（4b）中的至少一个保护环（4b），从而配置在保护环（4b）的整个圆周上。金属场板（9b）设置在击穿电压结构部（3）的角隅部（3-2）中的保护环（4b）和击穿电压结构部（3）的直线部（3-1）中的至少一个保护环（4b）上。

公开(公告)号：CN1299365C

公开(公告)日：2007-02-07

申请号：CN02124332.8

申请日：2002-06-12

Applicant: 富士电机株式会社

Inventor： 藤平龙彦 ,  小林孝 ,  阿部和 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/402 ,  H01L29/4238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：-5.43+0.0316Vbr＜ρ＜-8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n-型表面区14，该表面区14是延伸到该半导体芯片表面的n-型漂移层12的延伸部分，每个n-型表面区14是用由p型阱区13包围的一条条纹形成，及n-型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。

公开(公告)号：CN109075213B

公开(公告)日：2021-10-15

申请号：CN201780027131.0

申请日：2017-11-14

Applicant: 富士电机株式会社

Inventor： 田村正树 ,  阿部和 ,  藤井岳志

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 在半导体基板(10)的背面(10a)的表面层分别选择性地设置有n+型阴极区(4)和p型阴极区(5)。n+型阴极区(4)和p型阴极区(5)构成阴极层(6)，并在与半导体基板(10)的背面(10a)平行的方向上邻接。n+型阴极区(4)和p型阴极区(5)与阴极电极(8)接触。在n‑型漂移层(1)的内部，以距离半导体基板(10)的背面(10a)比阴极层(6)深且各不相同的深度设置有多个n型FS层(7)。由此，在二极管中能够改善正向电压的降低与反向恢复损耗的降低之间的权衡关系，且能够实现软恢复化。

公开(公告)号：CN109155332A

公开(公告)日：2019-01-04

申请号：CN201780026996.5

申请日：2017-11-14

Applicant: 富士电机株式会社

Inventor： 阿部和 ,  藤井岳志 ,  小幡智幸

IPC: H01L29/739 ,  H01L29/78

Abstract: 在沿与半导体基板(10)的正面平行地配置为条纹状的多个沟槽(2)中的栅沟槽(2a)的内部隔着栅绝缘膜(3a)设置有栅电位(G)的栅电极(4a)。在虚设沟槽(2b)的内部隔着虚设栅绝缘膜(3b)设置有发射电位(E)的虚设栅电极(4b)。在台面区(9)中的作为MOS栅起作用的第一台面区(9a)的表面区域的整个面设置有第一p型基区(5a)，在不作为MOS栅起作用的第二台面区(9b)沿第一方向(X)以预定的间隔(D1)选择性地设置有第二p型基区(5b)。台面区(9)的两侧的沟槽(2)中的至少一方为栅沟槽(2a)，MOS栅在栅沟槽(2a)的至少一方的侧壁侧进行驱动。据此，能够降低通态电压。