公开(公告)号：CN109216429A

公开(公告)日：2019-01-15

申请号：CN201710520957.2

申请日：2017-06-30

申请人： 久耀电子科技(江苏)有限公司

发明人： 赵莉民

IPC分类号： H01L29/06 ,  H01L29/16 ,  B82Y30/00 ,  B82Y40/00

CPC分类号： H01L29/0669 ,  B82Y30/00 ,  B82Y40/00 ,  H01L29/16

摘要： 本发明公开了一种基于绝缘体上应变硅纳米薄膜，包括以超薄sSOI纳米薄膜为基底材料,开展了悬浮桥型结构纳米薄膜应变调节研究,引入氢氟酸蒸汽腐蚀，应变硅技术对载流子迁移率增强，过对SOI顶层本征硅(不含应变)进行特定的悬浮桥型加工,在不同结构尺寸和不同激光功率下，引入氢氟酸蒸汽腐蚀系统消除表面张力，单轴应变4.48%的悬浮应变硅纳米线。该基于绝缘体上应变硅纳米薄膜因其引入氢氟酸蒸汽腐蚀系统消除表面张力,设计特定桥型结构和基于弹性形变理论,得到了单轴应变4.48%的悬浮应变硅纳米线，有限元软件Comsol Multiphysics模拟仿真悬浮桥型结构的应变分布和应变类型。

公开(公告)号：CN108987400A

公开(公告)日：2018-12-11

申请号：CN201810536313.7

申请日：2018-05-30

申请人： 爱思开海力士有限公司

发明人： 刘香根 ,  金重植

IPC分类号： H01L27/115 ,  H01L27/1159 ,  H01L27/11597

CPC分类号： H01L27/11597 ,  H01L27/11504 ,  H01L27/11507 ,  H01L27/11514 ,  H01L27/11587 ,  H01L29/16 ,  H01L29/516 ,  H01L29/517 ,  H01L29/78391

摘要： 在根据本公开的实施例的半导体器件的制造方法中，在衬底上形成包括交替层叠的层间绝缘层和层间牺牲层的层叠结构。在衬底上形成穿过层叠结构的沟槽。在沟槽的侧壁上形成晶体状衬垫绝缘层。在晶体状衬垫绝缘层上形成铁电绝缘层和沟道层。选择性地去除层间牺牲层和晶体状衬垫绝缘层，以形成选择性地暴露铁电绝缘层的凹部。用导电层填充凹部以形成电极层。

公开(公告)号：CN108975262A

公开(公告)日：2018-12-11

申请号：CN201810551540.7

申请日：2018-05-31

申请人： 罗伯特·博世有限公司

发明人： A·哈特利布 ,  H·施塔尔 ,  J·拜恩特纳 ,  J·巴茨

IPC分类号： B81B3/00 ,  B81C1/00 ,  H01L29/04 ,  H01L21/02

CPC分类号： C01B33/02 ,  B81C1/00666 ,  C01P2002/60 ,  C01P2002/90 ,  C01P2006/40 ,  C23C16/24 ,  H01L21/02439 ,  H01L21/0245 ,  H01L21/02488 ,  H01L21/02507 ,  H01L21/02513 ,  H01L21/02532 ,  H01L21/02595 ,  H01L29/16 ,  B81B3/0018 ,  B81B3/0072 ,  B81C1/00158 ,  H01L29/04

摘要： 本发明提出一种具有小的机械张力的多晶材料(5)，其中，多晶材料(5)包括第一类型(1)的一个或多个层和第二类型(2)的一个或多个层，其中，第一类型(1)的层和第二类型(2)的层分别具有至少一种多晶材料组分，其特征在于，第一类型(1)的层相比于第二类型(2)的层具有较小的平均晶粒尺寸，其中，第一类型(1)的层和第二类型(2)的层以交替的顺序至少部分相叠地布置，其中，在第一类型(1)的层和第二类型(2)的层之间的过渡可以是突然的或者连续的。

公开(公告)号：CN103915484B

公开(公告)日：2018-08-07

申请号：CN201310701503.7

申请日：2013-12-18

申请人： 瑞萨电子株式会社

发明人： 平井友洋 ,  南云俊治

IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L21/336 ,  B82Y40/00

CPC分类号： H01L29/0673 ,  B82Y10/00 ,  H01L21/283 ,  H01L21/30604 ,  H01L29/0611 ,  H01L29/1087 ,  H01L29/16 ,  H01L29/161 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/778 ,  H01L29/785 ,  H01L29/78648 ,  H01L29/78696

摘要： 本发明公开了种半导体器件,包括衬底和在衬底上形成的源极结构和漏极结构。至少个纳米线结构将源极结构和漏极结构互连,并且用作源极结构和漏极结构之间的沟道。在所述至少个纳米线结构表面之上形成栅极结构,以提供对沟道中的载流子的传导率的控制,并且纳米线结构包括用作用于沟道的背偏置电极的中心芯部。

公开(公告)号：CN104969351B

公开(公告)日：2018-08-03

申请号：CN201480007712.4

申请日：2014-03-04

申请人： 英特尔公司

发明人： 刘海涛 ,  C.V.莫里 ,  K.K.帕拉特 ,  孙杰 ,  黄广宇

IPC分类号： H01L27/11582 ,  H01L29/788 ,  H01L27/11556 ,  H01L27/1157 ,  H01L21/336 ,  H01L27/11524 ,  H01L29/792 ,  G11C16/06

CPC分类号： H01L27/11582 ,  G11C16/06 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L29/04 ,  H01L29/16 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926

摘要： 用于制作三维存储器结构的方法包括:形成阵列堆叠;在阵列堆叠之上创建牺牲材料层;刻蚀通过牺牲材料层和阵列堆叠的孔;在所述孔中创建半导体材料的立柱以形成至少两个竖直堆叠的闪存单元,所述至少两个竖直堆叠的闪存单元使用所述立柱作为共用主体;去除围绕所述立柱的至少些牺牲材料层,以便暴露所述立柱的部分;以及使用所述立柱的所述部分作为FET的主体来形成场效应晶体管(FET)。

公开(公告)号：CN104871306B

公开(公告)日：2018-07-24

申请号：CN201380064142.8

申请日：2013-12-02

申请人： 索泰克公司

发明人： 亚历山大·切布克 ,  I·伯特兰 ,  S·秘鲁 ,  S·万 ,  帕特里克·雷诺

IPC分类号： H01L21/762

CPC分类号： H01L29/04 ,  H01L21/02263 ,  H01L21/02524 ,  H01L21/0262 ,  H01L21/02664 ,  H01L21/26506 ,  H01L21/324 ,  H01L21/76254 ,  H01L29/16

摘要： 一种用于制造结构(3)的方法，该结构依次包括支撑基板(2)、介电层(10)、有源层(11)、多晶硅的分离层(20)，该方法包括以下步骤：a)提供施主基板；b)在施主基板中形成脆变区域；c)提供支撑结构(2)；d)在支撑基板(2)上形成分离层(20)；e)形成介电层(10)；f)组装施主基板(1)和支撑基板(2)；g)沿着脆变区域断裂施主基板(1)；h)对结构(3)进行至少10分钟的加强退火，该制造方法值得注意的地方在于，以如下方式执行步骤d)，即，分离层(20)的多晶硅显示出完全随机的晶粒取向，并且在于在严格大于950℃和低于1200℃的温度下执行加强退火。

公开(公告)号：CN106206566B

公开(公告)日：2018-07-03

申请号：CN201510298842.4

申请日：2015-06-03

申请人： 联发科技股份有限公司

发明人： 王畅资

IPC分类号： H01L27/02

CPC分类号： H01L27/0262 ,  H01L23/60 ,  H01L27/0248 ,  H01L27/0266 ,  H01L29/04 ,  H01L29/1095 ,  H01L29/16 ,  H01L29/7436

摘要： 本发明提供一种静电放电保护装置和系统。静电放电保护装置，包括第一井、第二井、第一多晶硅区域、第二多晶硅区域以及第一保护层。第一井具有一第一传导类型并且位于基板。第二井具有一第二传导类型，位于基板且相邻第一井。第一多晶硅区域位于第一井，第二多晶硅区域位于第二井。第一保护层位于第一多晶硅区域以及第二多晶硅区域之间。第一保护层覆盖第一井的一部分、第二井的一部分、第一多晶硅区域的一部分以及第二多晶硅区域的一部分。在第一多晶硅区域以及第二多晶硅区域之间的第一保护层所覆盖的第一井的部分以及第二井的部分没有掺杂区域。本发明通过以上技术方案，可以有效地防止ESD电流的伤害。

公开(公告)号：CN105448863B

公开(公告)日：2018-06-26

申请号：CN201510163148.1

申请日：2015-04-08

申请人： 台湾积体电路制造股份有限公司

发明人： 谢文佳 ,  洪隆杰 ,  王智麟 ,  郭康民

IPC分类号： H01L23/48 ,  H01L21/768 ,  H01L21/28 ,  H01L21/02

CPC分类号： H01L21/76831 ,  H01L21/02063 ,  H01L21/28518 ,  H01L21/31105 ,  H01L21/76805 ,  H01L21/76814 ,  H01L21/76855 ,  H01L21/823871 ,  H01L23/485 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53266 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/45 ,  H01L29/66568 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7848 ,  H01L2924/0002 ,  H01L2924/00

摘要： 本发明提供了一种半导体器件，半导体器件包括衬底、外延层、第一蚀刻停止层、层间介电(ILD)层、第二蚀刻停止层、保护层、衬垫、硅化物帽和接触插塞。衬底具有第一部分和第二部分。外延层设置在第一部分中。第一蚀刻停止层设置在第二部分上。ILD层设置在第一蚀刻停止层上。第二蚀刻停止层设置在ILD层上，其中第一蚀刻停止层、ILD层和第二蚀刻停止层形成围绕第一部分的侧壁。保护层设置在侧壁上。衬垫设置在保护层上。硅化物帽设置在外延层上。接触插塞设置在硅化物帽上并且被衬垫围绕。本发明还涉及具有接触插塞的半导体结构。

公开(公告)号：CN108124494A

公开(公告)日：2018-06-05

申请号：CN201680009069.8

申请日：2016-09-30

申请人： 新电元工业株式会社

发明人： 小谷凉平 ,  松原寿树 ,  石塚信隆 ,  三川雅人 ,  押野浩

IPC分类号： H01L27/04 ,  H01L21/329 ,  H01L21/822 ,  H01L29/06 ,  H01L29/41 ,  H01L29/739 ,  H01L29/78 ,  H01L29/866

CPC分类号： H01L29/861 ,  H01L27/0255 ,  H01L29/0615 ,  H01L29/0638 ,  H01L29/0692 ,  H01L29/0834 ,  H01L29/16 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/404 ,  H01L29/405 ,  H01L29/47 ,  H01L29/7395 ,  H01L29/7808

摘要： 【课题】提供一种能够抑制过电压保护二极管的耐压变动的半导体装置。【解决手段】实施方式涉及的半导体装置1包括：绝缘膜4，被形成在耐压区域B上；过电压保护二极管5，具有被交替地相邻配置在所述第一绝缘膜上的N型半导体层5a与P型半导体层5b；导体部6、7、8、9，被形成在绝缘膜4上，并且与过电压保护二极管5电气连接；绝缘膜15，覆盖过电压保护二极管5以及导体部6、7、8、9；以及高电位部17，经由绝缘膜15被配置在过电压保护二极管5的上方，其中，P型半导体层5b的P型掺杂物浓度比N型半导体层5a的N型掺杂物浓度更低，高电位部17被构成为：在反向偏置施加状态下，具有比位于高电位部17正下方的P型半导体层5b的电位更高的电位。

公开(公告)号：CN107742640A

公开(公告)日：2018-02-27

申请号：CN201710964294.3

申请日：2011-12-22

申请人： 英特尔公司

发明人： B.塞尔

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC分类号： H01L21/823431 ,  H01L21/02532 ,  H01L21/30604 ,  H01L21/3083 ,  H01L21/823412 ,  H01L29/0657 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/16 ,  H01L29/165 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/66818 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/7853

摘要： 本发明描述了具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法。例如，半导体器件包括设置于衬底之上的半导体主体。栅极电极堆叠体设置于半导体主体的一部分之上，以限定半导体主体中的位于栅极电极堆叠体下方的沟道区。在栅极电极堆叠体的两侧上的半导体主体中限定了源极区和漏极区。侧壁间隔体设置于邻近栅极电极堆叠体处，并且设置于源极区和漏极区的仅一部分上。相较于半导体主体的沟道区的高度和宽度，源极区和漏极区的位于侧壁间隔体下方的部分具有更大的高度和宽度。