公开(公告)号：CN101238559A

公开(公告)日：2008-08-06

申请号：CN200680028574.3

申请日：2006-07-13

申请人： 美光科技公司

发明人： 库诺·R·派瑞克 ,  苏拉吉·马修 ,  史蒂夫·科尔

IPC分类号： H01L21/336 ,  H01L21/8242 ,  H01L27/108

CPC分类号： H01L29/6656 ,  H01L27/10882 ,  H01L27/10891 ,  H01L27/10894

摘要： 本发明包含形成存储器电路的方法。在一个实施方案中，提供衬底(12)，其具有存储器阵列电路区域(14)和外围电路区域(16)。所述存储器阵列电路区域包括具有第一最小线间距(D1)的晶体管栅极线(15)。所述外围电路区域包括具有第二最小线间距(D2)的晶体管栅极线(17)，所述第二最小线间距大于所述第一最小线间距。在所述存储器阵列区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物(40)之前，在所述外围电路区域内的所述晶体管栅极线中的个别者的相对侧壁上形成各向异性蚀刻的绝缘侧壁隔离物(34)。涵盖其它方面和实施方案。

公开(公告)号：CN101185141A

公开(公告)日：2008-05-21

申请号：CN200680018787.8

申请日：2006-05-18

申请人： 松下电器产业株式会社

发明人： 高桥英治 ,  齐藤义行

IPC分类号： G11C11/401 ,  H01L27/108 ,  H01L21/8242 ,  H01L27/10

CPC分类号： H01L27/101 ,  G11C11/404 ,  G11C11/4074 ,  G11C11/4076 ,  H01L27/1085 ,  H01L27/10882

摘要： 一种半导体存储装置，在各存储器模块中选择信号线与字线一一对应并列设置。相邻字线与选择信号线的对中各状态维持成相互相反。在存储器模块内，电源线的分枝与各位线一一对应并列设置。各存储单元中第1晶体管根据字线的状态将电容器与位线连接。并且，第2晶体管根据选择信号线的状态将相同电容器连接到电源线的分枝。在行方向排列的存储单元中，第1晶体管的栅极与相同的字线连接，第2晶体管的栅极与相同的选择信号线连接。可以将被作为旁路电容器使用的存储单元的数量动态地变更。

公开(公告)号：CN101170080A

公开(公告)日：2008-04-30

申请号：CN200710165127.9

申请日：2007-10-29

申请人： 奇梦达股份公司

发明人： 帝尔·施洛瑟

IPC分类号： H01L21/8239 ,  H01L21/8242

CPC分类号： H01L27/10894 ,  H01L27/10882 ,  H01L27/10891

摘要： 本发明提供了一种用于集成半导体结构和相应半导体结构的制造方法。该方法包括以下步骤：在外围器件区域中形成外围电路，所述外围电路包括外围晶体管，所述外围晶体管至少部分地形成在所述半导体基板上并具有在第一高温处理步骤中形成的第一栅极绝缘体；在存储单元区域中形成多个存储单元，每个所述存储单元包括存取晶体管，所述存取晶体管至少部分地形成在半导体基板上并具有第二栅极绝缘体，所述第二栅极绝缘体在第二高温处理步骤中形成并具有金属栅极导体；其中，所述第一和第二高温处理步骤在形成所述金属栅极导体的步骤之前进行。

公开(公告)号：CN100367408C

公开(公告)日：2008-02-06

申请号：CN03158902.2

申请日：2003-09-08

申请人： 株式会社瑞萨科技

发明人： 月川靖彦 ,  伊藤孝

IPC分类号： G11C11/401 ,  G11C11/407

CPC分类号： H01L27/10882 ,  G11C7/18 ,  G11C11/405 ,  G11C11/4097 ,  G11C2211/4013 ,  H01L27/0207 ,  H01L27/10814

摘要： 在由两个DRAM单元构成的双单元(101#)中，将各双单元(101#)的单元极板(130#)在电气上分离。由此，存储同一双单元内的互补数据的两个存储节点(140)的电压，因电容耦合而同样地变动。

公开(公告)号：CN1307721C

公开(公告)日：2007-03-28

申请号：CN97102023.X

申请日：1997-01-10

申请人： 尔必达存储器株式会社

发明人： 成井诚司 ,  宇田川哲 ,  梶谷一彦 ,  吉田诚

IPC分类号： H01L27/108 ,  H01L27/10 ,  H01L21/8242 ,  H01L21/822 ,  H01L21/768

CPC分类号： H01L27/10894 ,  H01L27/10814 ,  H01L27/10873 ,  H01L27/10882 ,  H01L27/10885 ,  H01L2924/0002 ,  Y10S257/915 ,  H01L2924/00

摘要： DRAM的存储器单元选择MISFET Qt的栅电极(8A)(字线)的薄层电阻和位线(BL1、BL2)的薄层电阻分别等于或小于2Ω/□。在形成栅电极(8A)(字线)或位线(BL1、BL2)的步骤期间形成周边电路的互连，由此可减少制造DRAM的步骤的数目。

公开(公告)号：CN1284243C

公开(公告)日：2006-11-08

申请号：CN03800231.0

申请日：2003-02-14

申请人： 松下电器产业株式会社

发明人： 小川久 ,  宫永绩 ,  江利口浩二 ,  山田隆顺 ,  糸长总一郎 ,  森义弘

IPC分类号： H01L27/108 ,  H01L21/8242 ,  H01L27/10

CPC分类号： H01L27/10882 ,  H01L27/10829 ,  H01L27/10894 ,  Y10S257/905 ,  Y10S257/908

摘要： 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和沟渠型电容器，在逻辑电路区域设有CMOS的各晶体管。设有位线接点(31)和延伸于层间绝缘膜(30)上的位线(31)。在存储单元晶体管，源极扩散层(18)为两个绝缘膜侧壁(25a、25b)所覆盖，硅化物层未形成于源极扩散层(18)上。此外，设有贯通层间绝缘膜(30)而连接屏蔽线(33)和板形电极(16b)的板形电极接点(31)，此屏蔽线(33)设于和位线(32)相同布线层。

公开(公告)号：CN1507658A

公开(公告)日：2004-06-23

申请号：CN03800231.0

申请日：2003-02-14

申请人： 松下电器产业株式会社

发明人： 小川久 ,  宫永绩 ,  江利口浩二 ,  山田隆顺 ,  糸长总一郎 ,  森义弘

IPC分类号： H01L27/108 ,  H01L21/8242 ,  H01L27/10

CPC分类号： H01L27/10882 ,  H01L27/10829 ,  H01L27/10894 ,  Y10S257/905 ,  Y10S257/908

摘要： 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和沟渠型电容器，在逻辑电路区域设有CMOS的各晶体管。设有位线接点(31)和延伸于层间绝缘膜(30)上的位线(31)。在存储单元晶体管，源极扩散层(18)为两个绝缘膜侧壁(25a、25b)所覆盖，硅化物层未形成于源极扩散层(18)上。此外，设有贯通层间绝缘膜(30)而连接屏蔽线(33)和板形电极(16b)的板形电极接点(31)，此屏蔽线(33)设于和位线(32)相同布线层。

公开(公告)号：CN1499639A

公开(公告)日：2004-05-26

申请号：CN03147191.9

申请日：2003-07-08

申请人： 株式会社瑞萨科技

发明人： 矢野健司 ,  天野照彦

IPC分类号： H01L27/108 ,  H01L23/52

CPC分类号： H01L27/10882 ,  G11C5/063 ,  G11C7/14 ,  G11C7/18 ,  G11C8/14 ,  G11C11/4097 ,  G11C11/4099 ,  H01L21/76838 ,  H01L27/0207 ,  H01L27/10811 ,  H01L27/10885 ,  H01L27/10891

摘要： 在空字线配置区域(DWLR)中配置第2金属布线(DMTS)，并使构成普通字线配置区域(NWLRA)中配置的字线(WL)的低电阻金属布线(MTS)与下层的栅极布线(TG)的连接错位。在位线交叉区域(TWSA)中配置存储器单元栅极布线，相互连接存储器单元的存取晶体管的栅极，并用上层的金属布线(MTFB、MTSB)来形成位线的交叉结构。改善存储器单元阵列区域的面积利用效率。

公开(公告)号：CN1248791A

公开(公告)日：2000-03-29

申请号：CN99120355.0

申请日：1999-09-22

申请人： 三星电子株式会社

发明人： 权喆纯 ,  张主源 ,  崔庸培

IPC分类号： H01L21/768 ,  H01L21/28

CPC分类号： H01L27/10894 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10882

摘要： 一种在具有高、低拓朴区域的集成电路上形成布线层的方法,该方法包括以下步骤:在该低拓朴区域,而非该高拓朴区域上,形成一下布线层;接着在至少该低拓朴区域形成一绝缘层;然后在该低拓朴区域和该高拓朴区域上形成一上布线层。本发明还涉及一种集成电路形成的方法及一种集成电路。

公开(公告)号：CN1202732A

公开(公告)日：1998-12-23

申请号：CN98102507.2

申请日：1998-06-17

申请人： 日本电气株式会社

发明人： 早川努

IPC分类号： H01L23/52 ,  H01L27/108 ,  H01L21/768 ,  H01L21/28 ,  H01L21/3205

CPC分类号： H01L27/10882 ,  H01L21/31051 ,  H01L27/10852 ,  H01L27/10894 ,  H01L28/60

摘要： 本发明提供的一种半导体器件具有一个基于叠层电容器阵列而形成的底部台阶区域,具有形成于叠层电容器之上的连线层。布置在底部台阶区域的最远端的一个连线层的形成方式是,绕过台阶区域拐弯,其它连线层也被布置在底部台阶区域中。