公开(公告)号：CN101548270A

公开(公告)日：2009-09-30

申请号：CN200880000818.6

申请日：2008-06-09

申请人： 松下电器产业株式会社

发明人： 生形笃 ,  筒井龙太 ,  尾坂匡隆 ,  三野吉辉 ,  濑崎朋久 ,  土居大峰

IPC分类号： G06F11/28

CPC分类号： G01R31/3177 ,  G01R31/3187

摘要： 本发明公开了一种半导体装置及开发支援装置。对LSI内部信号(100－107)的状态进行监视，将信号名信息(31)、信号状态信息(32)以及信号状态已发生跃变的LSI内部的时间信息(33)包化并作为跟踪信息(10)输出到外部。在开发支援装置中，将跟踪信息(10)解码，再将LSI内部的时间信息变换为实时信息，然后，根据所得到的信息再现LSI内部信号的波形。能够用个数比跟踪信号的条数还少的端子(16)跟踪多个LSI内部信号。

公开(公告)号：CN100485643C

公开(公告)日：2009-05-06

申请号：CN200610004591.5

申请日：2006-02-06

申请人： 国际商业机器公司

发明人： M.·阿明·哈吉 ,  威廉·J.·杜里卡 ,  朗·文图里 ,  约瑟夫·S.·海德

IPC分类号： G06F12/08

CPC分类号： G01R31/3187

摘要： 提供了这样的方法、系统、和制品，其中接收到将数据写入到存储介质中的请求。将请求写入到存储介质中的数据存储在高速缓存中。启动将数据写入到存储介质中。定期确定存储在高速缓存中的数据是否与写入到存储介质中的数据相同。

公开(公告)号：CN101144847A

公开(公告)日：2008-03-19

申请号：CN200710149163.6

申请日：2007-09-04

申请人： 国际商业机器公司

发明人： M·帕德福克 ,  T·勒 ,  T·普夫吕格尔 ,  S·邦塞尔斯

IPC分类号： G01R31/3185

CPC分类号： G01R31/3187 ,  G01R31/318502

摘要： 本发明涉及一种在集成电路上使用至少一个LBIST引擎执行测试用例的方法，该集成电路具有多个根据预定方案互连的存储元件(10、12)和逻辑电路(14、16、18；30)。LBIST引擎至少部分地由出于功能目的提供并在集成电路中可用的存储元件(28，虚线)和/或逻辑电路(30，虚线)来构建。至少一个扫描链(28，实线)形成为一系列选定存储元件(10、12)，并且其他存储元件(28，虚线)在测试模式中用于LBIST引擎或所述LBIST引擎的一部分。扫描链(28，实线)由测试图形驱动，并且LBIST测试用例测试所述逻辑电路(30，实线)的与所述扫描链(20；28，实线)的所述存储元件对应的那些部分。

公开(公告)号：CN1823277A

公开(公告)日：2006-08-23

申请号：CN200480019911.3

申请日：2004-07-15

申请人： 飞思卡尔半导体公司

发明人： 图-安·特兰 ,  理查德·K.·艾古驰 ,  彼得·R.·哈珀 ,  李曙钟(音译) ,  威廉·M.·威廉斯 ,  洛伊丝·勇

IPC分类号： G01R31/02

CPC分类号： G11C29/1201 ,  G01R31/2884 ,  G01R31/31715 ,  G01R31/3187 ,  G11C29/48 ,  H01L2224/05554

摘要： 半导体器件(10)在外围具有大量用于金属丝键合的键合焊盘(24)。半导体器件(10)具有模块(12)以及其它电路，但模块(12)比其它电路需要明显地更长的时间来测试。至少部分地由于具有内建自测试(BIST)(16)电路的半导体器件，模块测试要求键合焊盘(20)和模块键合焊盘(20)的数目比较少。这些模块键合焊盘(22)的功能被明显地大于外围键合焊盘(24)的模块测试焊盘(22)复制在半导体器件(10)的顶部表面上和半导体器件(10)的内部。有了测试用的大焊盘(22)，就使得能够采用较长的探针尖端，从而增强了同时测试的能力。通过测试焊盘接口得到了功能的复制，致使模块键合焊盘(20)和模块测试焊盘(22)不必短路到一起。

公开(公告)号：CN1722307A

公开(公告)日：2006-01-18

申请号：CN200510079461.3

申请日：2005-06-23

申请人： 株式会社东芝

发明人： 薮田匡史

IPC分类号： G11C29/00 ,  G01R31/28

CPC分类号： G11C29/1201 ,  G01R31/3187 ,  G11C29/26 ,  G11C29/40 ,  G11C29/44 ,  G11C2029/2602 ,  G11C2029/3602 ,  G11C2029/4402

摘要： 本发明提供缩短存储器测试时间的存储器测试电路和存储器测试方法。存储器测试电路备有生成期望值数据的存储器测试电路生成器、以可以并行传送来自多个存储器的存储器读出的数据的方式分别连接的捕获寄存器；对每个捕获寄存器比较多个捕获寄存器的输出和期望值数据的比较电路；识别多个比较电路中检测出不一致的比较电路的识别电路；存储来自检测出不一致的存储器的存储器读出数据和识别存储器的存储器识别信息的读出寄存器；和串行地读出检测出不一致的存储器读出数据和存储器识别信息，与检测出不一致的存储器的存取信息对应串行地输出的输出寄存器。

公开(公告)号：CN1559086A

公开(公告)日：2004-12-29

申请号：CN02819001.7

申请日：2002-09-17

申请人： 皇家飞利浦电子股份有限公司

发明人： A·P·M·范阿伦当克 ,  E·罗克斯 ,  A·J·米罗普

IPC分类号： H01L23/58 ,  G01R31/3185

CPC分类号： G01R31/318505 ,  G01R31/318511 ,  G01R31/3187

摘要： 本发明涉及在管芯(402)上制造集成电路(404)的方法，其中管芯(402)形成包括多个通过划片通道(403)相互分离的管芯的晶片(401)的可分离部分。本方法包含下述步骤，即在至少其中一个划片通道(403)上施加金属化图形(407)，以形成包含至少一个作为集成电路(404)的一部分的通信总线电路(405)的通信总线。在紧接的下一步骤中，集成电路(404)依据预定的测试方法进行测试，该测试方法使用通信总线电路(405)与集成电路(404)通信。在接下来的步骤中，管芯(402)被从晶片(401)上分离。通信总线电路(405)被设计为在晶片测试模式以及功能性模式下都可以通信。在集成电路(404)的测试过程中，它在晶片测试模式下通信。本发明还涉及利用该制造方法获得的集成电路(404)，包含利用该制造方法获得的集成电路(404)的晶片(401)，以及包含利用该制造方法获得的集成电路(404)的系统。

公开(公告)号：CN1347503A

公开(公告)日：2002-05-01

申请号：CN00806480.6

申请日：2000-04-05

申请人： 因芬尼昂技术股份公司

发明人： J·诺勒斯 ,  G·迪舍尔 ,  W·加特纳

IPC分类号： G01R31/3185 ,  G01R31/3187

CPC分类号： G01R31/3187 ,  G01R31/3025 ,  G01R31/31719 ,  G01R31/318555

摘要： 本发明涉及具有内部自测试的电路,其中通过使用固定给出的标准接口(S1)可以为要测试的逻辑电路(LM)实现改善的测试覆盖面。为此,复合电路(1)除了直接接口(S2)以外,还具有另一个间接接口(S3),该接口将结构测试装置(ST)与功能电路(FS)连接起来。

公开(公告)号：CN1282108A

公开(公告)日：2001-01-31

申请号：CN00121735.6

申请日：2000-07-24

申请人： 精工爱普生株式会社

发明人： 青木茂树 ,  上条治雄

IPC分类号： H01L27/02 ,  G02F1/133 ,  H01L21/66 ,  G01R31/28

CPC分类号： G01R31/31701 ,  G01R31/31715 ,  G01R31/3187 ,  G06F1/24 ,  G09G2330/12

摘要： 一种使脉宽可变的半导体集成电路,在检查工序是,使对锁存器输出进行初始化的复位信号的脉宽较宽,在通常使用时使该脉宽较窄。该半导体集成电路有:根据电源接通复位信号生成复位信号的复位信号生成电路;以及备有根据该复位信号使锁存器输出初始化的初始化电路的锁存电路。复位信号生成道路有以可变方式设定相当于复位信号的复位期间的脉宽的延迟电路。

公开(公告)号：CN104849652B

公开(公告)日：2018-03-30

申请号：CN201510243987.4

申请日：2015-05-14

申请人： 威盛电子股份有限公司

发明人： 林佑隆 ,  林柏州

IPC分类号： G01R31/3193

CPC分类号： G01R31/31716 ,  G01R31/3187

摘要： 一种传输接口芯片以及内建式传输接口芯片测试方法。该内建测试功能的传输接口芯片，各方块运作如下。一电子物理层供应信号至该传输接口芯片的一发送端，且自该传输接口芯片的一接收端接收信号。一数字码产生器产生一原始数字码，由一加扰器加扰为一加扰数字码，再由一编码器编码并交由该电子物理层转换为供应至该发送端的信号。该电子物理层还将接收自该接收端的信号转换为一接收数字码，由一解码器解码为一解码数字码，再由一解扰器解扰为一还原数字码。一数字码检查器接收该还原数字码，并在该发送端耦接该接收端的状况下比对该还原数字码是否符合该原始数字码。

公开(公告)号：CN107767900A

公开(公告)日：2018-03-06

申请号：CN201710725863.9

申请日：2017-08-22

申请人： 三星电子株式会社

发明人： 孙钟弼

IPC分类号： G11C7/10

CPC分类号： G11C5/04 ,  G01R31/318513 ,  G01R31/318555 ,  G01R31/3187 ,  G06F12/0207 ,  G11C7/1006 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/18 ,  G11C29/023 ,  G11C29/1201 ,  G11C29/4401 ,  G11C29/702 ,  G11C2029/4402 ,  H01L22/22 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/32225 ,  G11C7/1078

摘要： 存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及线路交换电路，其被配置为基于从外部接收的驱动信号将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，线路交换电路被配置为使得当驱动信号具有第一逻辑电平时，线路交换电路分别将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，线路交换电路交换第一外部数据线和第二外部数据线，使得第一内部数据线连接到第二外部数据线，并且第二内部数据线连接到第一外部数据线。