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公开(公告)号：CN104716087B
公开(公告)日：2019-01-18
申请号：CN201410765376.1
申请日：2014-12-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种堆叠的集成电路包括垂直连接在一起的多层。多层水平连接结构被制造于层的衬底内。从衬底之上观察时水平连接结构的层具有不同的图案。本发明还涉及用于堆叠的CMOS器件的连接技术。
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公开(公告)号：CN105514083B
公开(公告)日：2018-07-10
申请号：CN201510495878.1
申请日：2015-08-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522
CPC classification number: H01L27/0207 , H01L23/5226 , H01L23/528 , H01L23/5283 , H01L23/5286 , H01L23/53271 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种集成电路，包括位于第一层级上的第一层。第一层包括一组第一线。每条第一线均具有长度和宽度。每条第一线的长度均大于宽度。集成电路也包括位于与第一层级不同的第二层级上的第二层。第二层包括一组第二线。每条第二线均具有长度和宽度。每条第二线的长度均大于宽度。集成电路还包括连接件，连接件被配置为将一组第一线中的至少一条第一线与一组第二线中的至少一条第二线连接。连接件具有长度和宽度。一组第二线具有在第一方向上测量的一组第二线中的线与线之间的间距。第一连接件的长度大于或等于该间距。
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公开(公告)号：CN107887380A
公开(公告)日：2018-04-06
申请号：CN201710710371.2
申请日：2017-08-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种设计用于半导体器件的包括标准备用单元的布局的方法。这种方法包括：基于金属化层的带线的第二间距生成用于标准备用单元的第一间距的可能值集合；选择可能值集合中的一个成员作为第一间距；以及根据第一间距将标准备用单元置放到布局的逻辑区中；其中，通过计算机的处理器执行生成、选择和置放中的至少一个。本发明的实施例还提供了半导体器件的布局以及一种包括用于执行设计半导体器件的方法的计算机可执行指令的计算机可读介质。
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公开(公告)号：CN104681540B
公开(公告)日：2018-02-13
申请号：CN201410705202.6
申请日：2014-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528
CPC classification number: G06F17/5072 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种单元布局，包括用于VDD电源的第一金属线，第一金属线包括连接至第一金属线并且垂直于第一金属线的第一凸出件。第二金属线是用于VSS电源，并且包括连接至第二金属线并且垂直于第二金属线的第二凸出件。单元布局包括上单元边界、下单元边界、第一单元边界和第二单元边界。上单元边界和下单元边界沿着X方向延伸。第一单元边界和第二单元边界沿着Y方向延伸。上单元边界限定在第一金属线的部分中。下单元边界限定在第二金属线的部分中。第一单元边界限定在第一凸出件的部分中和第二凸出件的部分中。本发明还涉及集成电路的布局。
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公开(公告)号：CN107452733A
公开(公告)日：2017-12-08
申请号：CN201710324496.1
申请日：2017-05-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0207 , H01L21/32055 , H01L21/76895 , H01L21/823475 , H01L21/8238 , H01L27/11807 , H01L29/0684 , H01L2027/11875
Abstract: 本发明实施例提供一种单元，所述单元包括至少一个扩散区以及多个互连导电图案，其位于所述至少一个扩散区之上并且包括第一外侧互连导电图案及第二外侧互连导电图案。所述单元还包括位于所述至少一个扩散区上方并散布于所述多个互连导电图案之间的至少一个不同导电图案。所述至少一个扩散区在第一方向上延伸且所述多个互连导电图案及所述至少一个不同导电图案在实质上垂直于所述第一方向的第二方向上延伸。所述互连导电图案中的至少一者在实质上垂直于所述第一方向的所述第二方向上延伸且足够长以在所述单元垂直地贴靠第二单元时连接至所述第二单元上的另一互连导电图案，从而形成至少一个布线资源。
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公开(公告)号：CN106158852A
公开(公告)日：2016-11-23
申请号：CN201510133500.7
申请日：2015-03-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体器件包括：具有有源区的衬底、位于有源区上方的栅极结构、位于有源区上方并且电连接至有源区的下部导电层、以及位于下部导电层上方并且电连接至下部导电层的上部导电层。下部导电层与栅极结构至少部分地共高度。下部导电层包括相互间隔开的第一和第二导电区段。上部导电层包括与第一和第二导电区段重叠的第三导电区段。第三导电区段电连接至第一导电区段，并且与第二导电区段电隔离。本发明还涉及半导体器件的布局和制造方法。
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公开(公告)号：CN103972227B
公开(公告)日：2016-09-14
申请号：CN201310456049.3
申请日：2013-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L21/822 , H01L21/02
CPC classification number: H01L27/0288 , H01L21/823437 , H01L21/823475 , H01L27/0207 , H01L27/0248 , H01L27/0629 , H01L27/11807 , H01L28/20 , H01L28/24
Abstract: 本发明提供了一种集成电路，包括：半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由标准单元结构的固定栅电极间距之间的金属形成。在一个实施例中，集成电路可以是具有由金属形成的电阻器的跨域标准单元的器件充电模式（CMD）静电放电（ESD）保护电路。一种制造集成电路的方法包括：形成以栅电极间距间隔开的多个栅电极线以形成核心标准单元器件；至少施加在栅电极间距内的第一金属层以形成电阻器的一部分；以及至少施加与第一金属层连接的第二金属层以形成电阻器的另一部分。本发明还提供了在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置。
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公开(公告)号：CN105428352A
公开(公告)日：2016-03-23
申请号：CN201510573824.2
申请日：2015-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L21/82345 , G06F17/5072 , H01L21/3043 , H01L21/32139 , H01L21/823431 , H01L27/0207 , H01L27/11807 , H01L29/66545 , H01L29/66795
Abstract: 本发明公开了一种形成用于制造集成电路(IC)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。多个栅极结构布局图案具有预定间距，预定间距小于预定光刻技术的空间分辨率。布局图案组的第一布局图案的宽度小于预定间距的两倍。本发明还涉及形成布局设计的方法。
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公开(公告)号：CN104765900A
公开(公告)日：2015-07-08
申请号：CN201410119998.7
申请日：2014-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/70466 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
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公开(公告)号：CN104681540A
公开(公告)日：2015-06-03
申请号：CN201410705202.6
申请日：2014-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528
CPC classification number: G06F17/5072 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种单元布局，包括用于VDD电源的第一金属线，第一金属线包括连接至第一金属线并且垂直于第一金属线的第一凸出件。第二金属线是用于VSS电源，并且包括连接至第二金属线并且垂直于第二金属线的第二凸出件。单元布局包括上单元边界、下单元边界、第一单元边界和第二单元边界。上单元边界和下单元边界沿着X方向延伸。第一单元边界和第二单元边界沿着Y方向延伸。上单元边界限定在第一金属线的部分中。下单元边界限定在第二金属线的部分中。第一单元边界限定在第一凸出件的部分中和第二凸出件的部分中。本发明还涉及集成电路的布局。
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