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公开(公告)号：CN118475120A
公开(公告)日：2024-08-09
申请号：CN202410741407.3
申请日：2024-06-07
申请人： 福建省晋华集成电路有限公司
IPC分类号： H10B12/00
摘要： 本发明提供了一种半导体器件的制造方法，应用于半导体技术领域。在本发明中，在形成多个切槽之后，可进一步在各切槽中填充牺牲层，然后再以该牺牲层为阻挡，去除硬掩膜层，以形成位于相邻连接垫结构之间的隔离结构；由于填充在所述切槽中的牺牲层可以在去除所述硬掩膜层时对切槽底部的各组件材料进行保护，即避免了现有技术中在形成切槽时执行蚀刻过度所衍生的短路、漏电等问题，进而提升了半导体器件的可靠度与性能。
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公开(公告)号：CN118398664A
公开(公告)日：2024-07-26
申请号：CN202410493939.X
申请日：2024-04-23
申请人： 福建省晋华集成电路有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423
摘要： 本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决半导体结构随着尺寸的缩小而无法保证半导体结构的性能的技术问题，该半导体结构包括衬底、源极层、漏极层、沟道层、栅极结构、栅极介电层和介质层，源极层和漏极层堆叠设置于衬底上；沟道层位于源极层和漏极层之间；栅极结构位于沟道层侧壁上；栅极介电层位于栅极结构和沟道层之间；部分介质层设置于源极层与栅极结构之间；其中，源极层具有多个朝向衬底一侧延伸的凹陷，沟道层部分填入凹陷，并与源极层电性连接。本申请用于缩减半导体结构的尺寸，并提高半导体结构的性能。
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公开(公告)号：CN118366966A
公开(公告)日：2024-07-19
申请号：CN202410502333.8
申请日：2024-04-24
申请人： 福建省晋华集成电路有限公司
发明人： 永井享浩
IPC分类号： H01L23/538 , H01L21/768 , H10B12/00
摘要： 本申请公开了半导体器件及其制作方法。该半导体器件包括第一导线、第一绝缘层、第二导线以及金属互连结构，第一导线设置在第一电介质层内，第一绝缘层设置在第一电介质层上并覆盖第一导线，第二导线设置在第二电介质层内，并部分重叠第一导线，金属互连结构设置在第二电介质层和第一绝缘层内，并物理性接触第一导线的顶面、第二导线的顶面和第二导线一侧的侧壁。由此，借助金属互连结构的设置得以在空间节省的前提下提升配线结构的效能与可靠性，进而使半导体器件达到更为优化的操作表现。
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公开(公告)号：CN118354604A
公开(公告)日：2024-07-16
申请号：CN202410444709.4
申请日：2024-04-12
申请人： 福建省晋华集成电路有限公司
摘要： 本申请提供一种半导体器件及其制作方法，涉及半导体技术领域，用于解决器件性能较差的技术问题。该半导体器件包括堆叠结构、连接结构和第一绝缘层，连接结构贯穿堆叠结构，且包括位于堆叠结构内的金属芯、位于金属芯侧壁上的金属氧化物层以及位于金属氧化物层与金属芯之间的阻挡层。金属氧化物层与阻挡层的顶面不等高，金属氧化物层与堆叠结构直接接触。第一绝缘层直接接触金属芯的侧壁。第一绝缘层直接接触金属芯的侧壁，利用第一绝缘层将金属芯之间隔离，从而提高半导体器件的性能。
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公开(公告)号：CN118299270A
公开(公告)日：2024-07-05
申请号：CN202410458532.3
申请日：2024-04-16
申请人： 福建省晋华集成电路有限公司
IPC分类号： H01L21/336 , H01L21/324
摘要： 本发明了提供一种半导体器件的制备方法，包括：提供衬底，衬底上形成有由下至上依次堆叠的源极结构和栅极结构，源极结构和栅极结构之间形成有第一隔离材料层；形成第二隔离材料层填充于相邻栅极结构之间且位于栅极结构上；形成栅极介质层贯穿部分第二隔离材料层和栅极结构；形成通道层贯穿部分第二隔离材料层、栅极结构和第一隔离材料层并与源极结构接触，部分栅极介质层位于栅极结构和通道层之间；对通道层的表面执行第一退火工艺；形成漏极半导体层位于通道层内及第二隔离材料层上；以及，对漏极半导体层的表面执行第二退火工艺。本发明能够使得通道层和漏极半导体层满足相应的性能要求，以提高半导体器件的可靠性。
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公开(公告)号：CN118098978A
公开(公告)日：2024-05-28
申请号：CN202410252328.6
申请日：2024-03-05
申请人： 福建省晋华集成电路有限公司
IPC分类号： H01L21/336 , H01L29/786 , H01L29/04 , H01L29/161
摘要： 本发明提供了一种半导体器件的制备方法，包括：提供衬底，衬底上形成有由下至上依次堆叠的源极结构和栅极结构，源极结构和栅极结构之间形成有第一隔离材料层；形成第二隔离材料层填充于相邻栅极结构之间且位于栅极结构上；形成栅极介质层和牺牲层至少贯穿部分第二隔离材料层和栅极结构，部分栅极介质层位于牺牲层和栅极结构之间；形成锗硅通道层至少贯穿部分第二隔离材料层、栅极结构和第一隔离材料层并与源极结构接触，使得锗硅通道层共形覆盖牺牲层的侧壁以及源极结构的部分表面，锗硅通道层具有晶体结构；形成漏极结构位于锗硅通道层上，且漏极结构在第一方向上彼此间隔排布。
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公开(公告)号：CN118073418A
公开(公告)日：2024-05-24
申请号：CN202410185701.0
申请日：2024-02-19
申请人： 福建省晋华集成电路有限公司
摘要： 本发明提供一种半导体器件及其制作方法，包括：衬底；第一金属层与第二金属层，设置在所述衬底上；第一绝缘层，设置在所述第一金属层与所述第二金属层之间；通道结构，设置在所述衬底上，贯穿所述第二金属层和所述第一绝缘层，且所述通道结构的底面位在所述第一金属层内；以及第一阻障层，设置在所述第一金属层与所述通道结构之间，所述第一阻障层的底面高于所述第一金属层的底面。通道结构垂直穿过第二金属层、第一绝缘层，其底部位在第一金属层内，在通道结构与第一金属层之间设置有第一阻障层，可以避免通道结构直接与第一金属层接触，阻挡来自第一金属层的金属离子扩散并污染通道结构。
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公开(公告)号：CN118019332A
公开(公告)日：2024-05-10
申请号：CN202311840371.6
申请日：2021-08-24
申请人： 福建省晋华集成电路有限公司
IPC分类号： H10B12/00
摘要： 本发明公开了半导体存储装置及其形成方法，其包含衬底，衬底内定义有多个有源区；多条位线，设置在衬底上并延伸于第一方向上，各位线在第一方向上分别具有一短轴端部；以及第一绝缘结构，设置在衬底上，第一绝缘结构包含多个第一绝缘端部以及延伸于第二方向上的多个第一绝缘鳍片，第二方向垂直第一方向，其中，各第一绝缘结构包含一U型结构，各第一绝缘结构连接两个相邻的第一绝缘鳍片；其中，第一绝缘结构在第一方向上位于所有位线的短轴端部的一侧并且不重叠所有的位线。藉此，本发明可在简化的制作工艺下形成组件可靠度较佳的半导体存储装置，以改善其效能。
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公开(公告)号：CN117979692A
公开(公告)日：2024-05-03
申请号：CN202410308718.0
申请日：2024-03-18
申请人： 福建省晋华集成电路有限公司
IPC分类号： H10B12/00
摘要： 本发明公开了一种半导体器件及其制作方法，包括衬底、位线结构、间隙壁以及隔离结构。衬底包括单元区和周边区。位线包括分别位在单元区和周边区的第一位线和第二位线，第二位线位于第一位线的短端部一侧。间隙壁设置在第一位线和第二位线之间且分别物理性接触第一位线和第二位线。隔离结构分别设置在衬底上，其中，隔离结构同时覆盖部分的第一位线、部分的第二位线以及部分的间隙壁。如此，通过隔离结构的设置在衬底的单元区和周边区达到不同的隔绝效果，有利于提升半导体器件的结构可靠性，进而增进其操作表现。
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公开(公告)号：CN117939886A
公开(公告)日：2024-04-26
申请号：CN202410212194.5
申请日：2024-02-26
申请人： 福建省晋华集成电路有限公司
IPC分类号： H10B12/00 , H01L23/498
摘要： 本发明公开了半导体结构及其制作方法，包括焊盘阵列。焊盘阵列包括多个第一焊盘、第一焊盘边界、第二焊盘边界、第二焊盘及第三焊盘。第一焊盘相互隔离分开设置。第一焊盘边界设置在焊盘阵列的一侧，包括多个第一分支焊盘。第二焊盘边界设置在与第一焊盘边界相对的焊盘阵列的另一侧，包括多个第二分支焊盘。第二焊盘相互分离地设置在第一分支焊盘之间。第三焊盘相互分离地设置在第二分支焊盘之间。其中，第二焊盘的长度小第三焊盘的长度。藉此，使得焊盘阵列整体呈现左右不对称的布局排列，改善半导体结构可能衍生的结构缺陷。
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