公开(公告)号：CN106158772A

公开(公告)日：2016-11-23

申请号：CN201510140205.4

申请日：2015-03-27

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L23/31 ,  H01L21/60 ,  H01L21/56 ,  H01L27/146

CPC分类号： H01L21/568 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2224/48091 ,  H01L2224/73265 ,  H01L2924/1815 ,  H01L2924/00014

摘要： 本发明公开了一种板级嵌入式封装结构，包括：电路板；设于电路板内的、用以容置半导体芯片的开口或空腔；分别设置于电路板的第一、二表面的第一、二线路层，且第一、二线路层经贯穿电路板的导电通路电连接，第一、二线路层表面分别对应电路板的最高、最低表面；设于开口或空腔内的半导体芯片，该芯片经第二线路层与第一线路层电连接，且该芯片的I/O焊盘表面至少自第二线路层表面露出，并与电路板的最低表面处于同一平面；封装材料，用以覆盖电路板的第一表面、第一线路层及填充开口或空腔内未被芯片占据的空间。本发明还提供了制作该板级嵌入式封装结构的方法。藉由本发明可以大幅降低传感器的封装成本，减小封装体积，以及有效提升传感器的性能。

公开(公告)号：CN105206597A

公开(公告)日：2015-12-30

申请号：CN201510489482.6

申请日：2015-08-11

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L23/498 ,  H01L23/31 ,  H01L21/48 ,  H01L21/60 ,  H01L21/56

CPC分类号： H01L21/568 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2924/00012

摘要： 本发明公开了一种带有UBM结构的载板级嵌入式封装结构，包括：电路板；设于所述电路板内的用以容置半导体芯片的开口或空腔；设置于所述电路板第一表面的模块对位标识；设置于开口或空腔内的半导体芯片，所述半导体芯片的电极表面至少自所述电路板第二表面露出，并与该第二表面或所述电路板的最低表面处于同一平面；封装材料，用以覆盖电路板的第一表面、模块对位标识及填充开口或空腔内未被半导体芯片占据的空间；以及对应设置在所述半导体芯片电极上方的UBM结构。本发明还提供了制作该带有UBM结构的载板级嵌入式封装结构的方法。本发明能够有效改善带有铝基金属顶层的半导体芯片与载板级半导体芯片嵌入式封装工艺的兼容性问题。

公开(公告)号：CN106158772B

公开(公告)日：2018-12-18

申请号：CN201510140205.4

申请日：2015-03-27

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L23/31 ,  H01L21/60 ,  H01L21/56 ,  H01L27/146

CPC分类号： H01L21/568 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2224/48091 ,  H01L2224/73265 ,  H01L2924/1815 ,  H01L2924/00014

摘要： 本发明公开了一种板级嵌入式封装结构，包括：电路板；设于电路板内的、用以容置半导体芯片的开口或空腔；分别设置于电路板的第一、二表面的第一、二线路层，且第一、二线路层经贯穿电路板的导电通路电连接，第一、二线路层表面分别对应电路板的最高、最低表面；设于开口或空腔内的半导体芯片，该芯片经第二线路层与第一线路层电连接，且该芯片的I/O焊盘表面至少自第二线路层表面露出，并与电路板的最低表面处于同一平面；封装材料，用以覆盖电路板的第一表面、第一线路层及填充开口或空腔内未被芯片占据的空间。本发明还提供了制作该板级嵌入式封装结构的方法。藉由本发明可以大幅降低传感器的封装成本，减小封装体积，以及有效提升传感器的性能。

公开(公告)号：CN109300882A

公开(公告)日：2019-02-01

申请号：CN201811102259.1

申请日：2018-09-20

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L25/065 ,  H01L23/538 ,  H01L21/50

CPC分类号： H01L25/0657 ,  H01L21/50 ,  H01L23/5384 ,  H01L23/5386 ,  H01L2225/06506 ,  H01L2225/06555

摘要： 本发明揭示了一种堆叠嵌入式封装结构及其制作方法，封装结构包括：封装基板，具有相对设置的基板上表面及基板下表面，封装基板具有腔室；第一芯片，设置于腔室内，第一下表面具有若干第一电极；第二芯片，设置于封装基板的上方，第二下表面具有若干第二电极；若干互连结构，用于导通若干第一电极及若干第二电极，且部分互连结构贯穿第一芯片而导通第一电极。本发明利用封装技术将两个不同的芯片封装于同一封装基板，可以实现多芯片的高度集成，提高封装基板的利用率，且将半导体芯片封装及半导体封装体同时在封装基板完成封装加工，省略了两者复杂、繁琐的标准和工艺对接，减少电子制造的流通中转，节约人力物力，可进一步降低电子产品的成本。

公开(公告)号：CN106816416B

公开(公告)日：2020-02-14

申请号：CN201510845904.9

申请日：2015-11-27

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L23/31 ,  H01L23/49 ,  H01L23/528 ,  H01L21/56

摘要： 本发明公开了一种半导体嵌入式混合封装结构及其制作方法，该封装结构包括：线路板，其具有相对设置的第一表面和第二表面；设于线路板内的、至少用以容置半导体芯片(Bare Die)和半导体芯片封装体(Semiconductor Package)的开口或空腔；设置于开口或空腔内的半导体芯片；设置于开口或空腔内的半导体芯片封装体；封装材料，至少用以覆盖线路板的第一表面及填充开口或空腔内未被半导体芯片及半导体芯片封装体占据的空间；重布线层，至少用于电气连接半导体芯片，半导体芯片封装体和线路板。本发明中的半导体嵌入式混合封装结构及其制作方法采用线路板嵌入式技术方案，可以简化半导体芯片和半导体芯片封装体的整合工艺流程，提高集成品质和性能，有效减小集成面积。

公开(公告)号：CN106816416A

公开(公告)日：2017-06-09

申请号：CN201510845904.9

申请日：2015-11-27

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L23/31 ,  H01L23/49 ,  H01L23/528 ,  H01L21/56

摘要： 本发明公开了一种半导体嵌入式混合封装结构及其制作方法，该封装结构包括：线路板，其具有相对设置的第一表面和第二表面；设于线路板内的、至少用以容置半导体芯片(Bare Die)和半导体芯片封装体(Semiconductor Package)的开口或空腔；设置于开口或空腔内的半导体芯片；设置于开口或空腔内的半导体芯片封装体；封装材料，至少用以覆盖线路板的第一表面及填充开口或空腔内未被半导体芯片及半导体芯片封装体占据的空间；重布线层，至少用于电气连接半导体芯片，半导体芯片封装体和线路板。本发明中的半导体嵌入式混合封装结构及其制作方法采用线路板嵌入式技术方案，可以简化半导体芯片和半导体芯片封装体的整合工艺流程，提高集成品质和性能，有效减小集成面积。

公开(公告)号：CN106653730A

公开(公告)日：2017-05-10

申请号：CN201510845650.0

申请日：2015-11-27

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L23/535 ,  H01L23/485 ,  H01L23/498 ,  H01L21/60

摘要： 本发明公开了一种基于半导体芯片封装体的嵌入式封装结构及其封装方法，所述嵌入式封装结构包括：线路板，其具有相对设置的第一表面和第二表面；设于所述线路板内的、至少一个用以容置半导体芯片封装体的开口或空腔；设置于所述开口或空腔内的半导体芯片封装体；封装材料，至少用以覆盖线路板的第一表面及填充所述开口或空腔内未被半导体芯片封装体占据的空间；重布线层，至少用于电气连接半导体芯片封装体和线路板。本发明中的半导体芯片封装体组装采用线路板嵌入式技术方案，可以简化半导体芯片封装体的组装工艺流程，提高组装品质和性能，有效减小组装面积。

公开(公告)号：CN205264695U

公开(公告)日：2016-05-25

申请号：CN201520964329.X

申请日：2015-11-27

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L23/535 ,  H01L23/485 ,  H01L23/498 ,  H01L21/60

摘要： 本实用新型公开了一种基于半导体芯片封装体的嵌入式封装结构，所述嵌入式封装结构包括：线路板，其具有相对设置的第一表面和第二表面；设于所述线路板内的、至少一个可容置半导体芯片封装体的开口或空腔；设置于所述开口或空腔内的半导体芯片封装体；封装材料，至少将线路板的第一表面覆盖及填充所述开口或空腔内未被半导体芯片封装体占据的空间；重布线层，至少可电气连接半导体芯片封装体和线路板。本实用新型中的半导体芯片封装体组装采用线路板嵌入式技术方案，可以简化半导体芯片封装体的组装工艺流程，提高组装品质和性能，有效减小组装面积。

公开(公告)号：CN204424252U

公开(公告)日：2015-06-24

申请号：CN201520179649.4

申请日：2015-03-27

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L23/498 ,  H01L23/31 ,  H01L21/60 ,  H01L21/56 ,  H01L27/146 ,  G06F3/044

CPC分类号： H01L21/568 ,  H01L2224/04105 ,  H01L2224/19 ,  H01L2224/48091 ,  H01L2224/73265 ,  H01L2924/1815 ,  H01L2924/00014

摘要： 本实用新型公开了一种半导体芯片的包埋式板级封装结构，包括：电路板；设于电路板内的、用以容置半导体芯片的开口或空腔；分别设置于电路板的第一、二表面的第一、二线路层，且第一、二线路层经贯穿电路板的导电通路电连接，第一、二线路层表面分别对应电路板的最高、最低表面；设于开口或空腔内的半导体芯片，该芯片经第二线路层与第一线路层电连接，且该芯片的I/O焊盘表面至少自第二线路层表面露出，并与电路板的最低表面处于同一平面；封装材料，用以覆盖电路板的第一表面、第一线路层及填充开口或空腔内未被芯片占据的空间。藉由本实用新型的设计可以大幅降低传感器的封装成本，减小封装体积，以及有效提升传感器的性能。

公开(公告)号：CN208655635U

公开(公告)日：2019-03-26

申请号：CN201821544238.0

申请日：2018-09-20

申请人： 蔡亲佳

发明人： 蔡亲佳

IPC分类号： H01L25/065 ,  H01L23/538 ,  H01L21/50

摘要： 本实用新型揭示了一种堆叠嵌入式封装结构，封装结构包括：封装基板，具有相对设置的基板上表面及基板下表面，封装基板具有腔室；第一芯片，设置于腔室内，第一下表面具有若干第一电极；第二芯片，设置于封装基板的上方，第二下表面具有若干第二电极；若干互连结构，用于导通若干第一电极及若干第二电极，且部分互连结构贯穿第一芯片而导通第一电极。本实用新型利用封装技术将两个不同的芯片封装于同一封装基板，可以实现多芯片的高度集成，提高封装基板的利用率，且将半导体芯片封装及半导体封装体同时在封装基板完成封装加工，省略了两者复杂、繁琐的标准和工艺对接，减少电子制造的流通中转，节约人力物力，可进一步降低电子产品的成本。(ESM)同样的发明创造已同日申请发明专利