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公开(公告)号：CN111354728A
公开(公告)日：2020-06-30
申请号：CN201911342237.7
申请日：2019-12-23
申请人： 三星电子株式会社
IPC分类号： H01L27/108
摘要： 半导体器件包括：在器件区域上的第一沟槽；在第一沟槽中并限定器件区域的有源图案的第一器件隔离层；在界面区域上的第二沟槽；以及在第二沟槽中的第二器件隔离层。第二器件隔离层包括掩埋介电图案、在掩埋介电图案上的介电衬垫图案以及在介电衬垫图案上的第一间隙填充介电图案。掩埋介电图案包括在第二沟槽的底面上的底面区段以及在第二沟槽的侧壁上的侧壁区段。侧壁区段的厚度不同于底面区段的厚度。
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公开(公告)号：CN111180315A
公开(公告)日：2020-05-19
申请号：CN201911101635.X
申请日：2019-11-12
申请人： 三星电子株式会社
IPC分类号： H01L21/033
摘要： 一种形成半导体器件的方法包括：在下结构上形成第一牺牲图案；在第一牺牲图案之间形成具有“U”形的第一剩余掩模层，以使第一剩余掩模层与第一牺牲图案接触；通过图案化第一剩余掩模层形成第一剩余掩模图案，第一剩余掩模图案中的每一个包括平行于下结构的上表面的水平部分和垂直于下结构的上表面的竖直部分；形成与第一剩余掩模图案的竖直部分间隔开的第二掩模图案；去除在形成第二掩模图案之后剩余的第一牺牲图案；以及通过蚀刻第一剩余掩模图案的水平部分形成第一掩模图案。
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公开(公告)号：CN100530690C
公开(公告)日：2009-08-19
申请号：CN200510081046.1
申请日：2005-06-28
申请人： 三星电子株式会社
IPC分类号： H01L29/78 , H01L29/772 , H01L21/336 , H01L21/335
CPC分类号： H01L29/66545 , H01L21/84 , H01L27/1203 , H01L29/66795 , H01L29/785 , H01L29/78684
摘要： 在半导体器件及其制造方法中，半导体器件包括具有单元阵列区和外围电路区的半导体衬底，单元区和外围电路区中的部分半导体包括限定有源区的隔离区，部分有源区在隔离区的上表面上突出，以限定至少两个有源沟道，形成在包括至少两个突出的有源沟道的半导体衬底的有源区上的栅介质层，形成在栅介质层和半导体衬底的隔离区上的栅电极，以及形成在栅电极的任一侧边上的半导体衬底的有源区中的源区/漏区。
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公开(公告)号：CN1482669A
公开(公告)日：2004-03-17
申请号：CN03136040.8
申请日：2003-05-15
申请人： 三星电子株式会社
IPC分类号： H01L21/82 , H01L21/336
CPC分类号： H01L29/41783 , H01L21/28247 , H01L21/28518 , H01L21/823418 , H01L27/105 , H01L27/10873 , H01L27/10894 , H01L29/41775 , H01L29/6653 , H01L29/6656 , H01L29/66628
摘要： 具有侧壁的栅形成在集成电路衬底上。在栅的侧壁上形成阻挡层间隔。阻挡层间隔的一部分从栅的侧壁突出，露出面向集成电路衬底的阻挡层间隔的下表面。在从栅的侧壁突出的阻挡层间隔的所述部分上形成硅化物层。也提供了相关的装置。
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公开(公告)号：CN108766969B
公开(公告)日：2023-10-13
申请号：CN201810329924.4
申请日：2018-04-13
申请人： 三星电子株式会社
摘要： 本发明提供一种制造半导体存储器装置的方法，包含：在半导体衬底上形成位线和位线封盖图案；形成覆盖位线封盖图案的侧壁和位线的侧壁的第一间隔物；形成与第一间隔物的侧壁接触且具有低于第一间隔物的上部末端的顶部表面的接触塞；移除第一间隔物的上部部分；形成封闭至少空隙的入口的第一牺牲层；形成覆盖位线封盖图案的侧壁且具有与第一间隔物的顶部表面接触的底部表面的第二间隔物；以及移除第一牺牲层。位线封盖图案在位线上。接触塞包含暴露于顶部表面上的空隙。
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公开(公告)号：CN108766969A
公开(公告)日：2018-11-06
申请号：CN201810329924.4
申请日：2018-04-13
申请人： 三星电子株式会社
IPC分类号： H01L27/11563 , H01L27/11568
摘要： 本发明提供一种制造半导体存储器装置的方法，包含：在半导体衬底上形成位线和位线封盖图案；形成覆盖位线封盖图案的侧壁和位线的侧壁的第一间隔物；形成与第一间隔物的侧壁接触且具有低于第一间隔物的上部末端的顶部表面的接触塞；移除第一间隔物的上部部分；形成封闭至少空隙的入口的第一牺牲层；形成覆盖位线封盖图案的侧壁且具有与第一间隔物的顶部表面接触的底部表面的第二间隔物；以及移除第一牺牲层。位线封盖图案在位线上。接触塞包含暴露于顶部表面上的空隙。
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公开(公告)号：CN1750269A
公开(公告)日：2006-03-22
申请号：CN200510081046.1
申请日：2005-06-28
申请人： 三星电子株式会社
IPC分类号： H01L29/78 , H01L29/772 , H01L21/336 , H01L21/335
CPC分类号： H01L29/66545 , H01L21/84 , H01L27/1203 , H01L29/66795 , H01L29/785 , H01L29/78684
摘要： 在半导体器件及其制造方法中，半导体器件包括具有单元阵列区和外围电路区的半导体衬底，单元区和外围电路区中的部分半导体包括限定有源区的隔离区，部分有源区在隔离区的上表面上突出，以限定至少两个有源沟道，形成在包括至少两个突出的有源沟道的半导体衬底的有源区上的栅介质层，形成在栅介质层和半导体衬底的隔离区上的栅电极，以及形成在栅电极的任一侧边上的半导体衬底的有源区中的源区/漏区。
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公开(公告)号：CN110783181B
公开(公告)日：2023-07-07
申请号：CN201910210667.7
申请日：2019-03-19
申请人： 三星电子株式会社
IPC分类号： H01L21/033 , H01L21/308
摘要： 本发明涉及制造半导体器件的方法。一种方法包括：通过在衬底上沉积支撑掩模层、多晶硅层和硬掩模层并蚀刻硬掩模层，来形成硬掩模图案；通过使用硬掩模作为蚀刻掩模蚀刻多晶硅层来形成预多晶硅图案；氧化预多晶硅图案的侧表面，以形成多晶硅图案和氧化硅层；形成覆盖氧化硅层的侧面的隔墙图案；在支撑掩模层的顶表面上形成牺牲层，以覆盖氧化硅层和隔墙图案；蚀刻牺牲层和氧化硅层；通过使用多晶硅图案和隔墙图案作为蚀刻掩模蚀刻支撑掩模层来形成支撑掩模图案；以及通过使用支撑掩模图案作为蚀刻掩模蚀刻衬底来形成触发引脚。
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公开(公告)号：CN108695326A
公开(公告)日：2018-10-23
申请号：CN201810289150.7
申请日：2018-04-03
申请人： 三星电子株式会社
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10885 , H01L21/71 , H01L21/823475 , H01L27/10808 , H01L27/10814 , H01L27/10823 , H01L27/10876 , H01L27/10882 , H01L29/40114 , H01L29/7926 , H01L27/10805 , H01L27/10888 , H01L27/10891
摘要： 本公开提供了易失性存储器件。一种易失性存储器件可以包括具有垂直侧壁的位线结构。下间隔物可以在垂直侧壁的下部分上，其中下间隔物可以由从垂直侧壁到下间隔物的外侧壁的第一厚度限定。上间隔物可以在垂直侧壁的在该下部分之上的上部分上，其中上间隔物可以由小于第一厚度的第二厚度限定，上间隔物暴露下间隔物的外侧壁的最上部分。
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