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公开(公告)号：CN105762146B
公开(公告)日：2019-07-05
申请号：CN201610227774.7
申请日：2010-12-02
申请人： 英特尔公司
CPC分类号： H01L29/7784 , H01L29/151 , H01L29/155 , H01L29/201 , H01L29/205 , H01L29/401 , H01L29/41725 , H01L29/41775 , H01L29/42316 , H01L29/4236 , H01L29/517 , H01L29/66462 , H01L29/775 , H01L29/7783 , H01L29/78
摘要： 公开了用于向在半导体异质结构中形成的器件提供低电阻自对准接触的技术。例如，可以采用所述技术形成与在III‑V族和SiGe/Ge材料系中制造的量子阱晶体管的栅极、源极区和漏极区的接触。与在源极/漏极接触和栅极之间导致了相对较大的空间的常规接触工艺流程不同，由文中描述的技术提供的作为产物的源极和漏极接触是自对准的，因为每一接触均与栅极电极对准，并通过间隔体材料与之隔离。
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公开(公告)号：CN109314133A
公开(公告)日：2019-02-05
申请号：CN201680086356.9
申请日：2016-06-30
申请人： 英特尔公司
CPC分类号： H01L29/66969 , H01L27/1211 , H01L29/0673 , H01L29/247 , H01L29/41775 , H01L29/42392 , H01L29/778 , H01L29/7853 , H01L29/78693 , H01L29/78696 , H01L29/8126 , H01L2224/73204 , H01L2924/15311 , H01L2924/181 , H01L2924/00012
摘要： 描述了具有建造到管芯的后道部分中的多栅极非平面晶体管的集成电路管芯。在示例中，非平面晶体管包括在源极模块与漏极模块之间延伸的非晶态氧化物半导体（AOS）沟道。栅极模块可在AOS沟道周围延伸以控制在源极模块与漏极模块之间的电流流动。AOS沟道可包括具有铟镓锌氧化物的AOS层。
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公开(公告)号：CN108767016A
公开(公告)日：2018-11-06
申请号：CN201810487978.3
申请日：2018-05-21
申请人： 京东方科技集团股份有限公司
IPC分类号： H01L29/786 , H01L29/417 , H01L21/34 , H01L21/44 , H01L27/12 , H01L27/32
CPC分类号： H01L29/78648 , H01L21/44 , H01L27/1214 , H01L27/3227 , H01L27/3244 , H01L29/41733 , H01L29/41775 , H01L29/66969 , H01L29/7869
摘要： 本发明实施例公开一种薄膜晶体管及其制作方法、阵列基板、显示装置，其中，薄膜晶体管包括：设置在衬底基板一侧的第一栅极、有源层、第二栅极和源漏电极；其中，有源层设置在第一栅极远离衬底基板的一侧；第二栅极设置在第一栅极远离衬底基板的一侧；源漏电极设置在第二栅极远离衬底基板的一侧；源漏电极在衬底基板上的正投影与第二栅极在衬底基板上的正投影存在重叠区域。本发明实施例避免后续工艺中氢原子进入有源层，避免薄膜晶体管的阈值电压负漂，降低了薄膜晶体管的漏电流，进而保证了光学检测时暗电流变小以及信噪比，能够准确地对显示器进行光学补偿。
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公开(公告)号：CN108242469A
公开(公告)日：2018-07-03
申请号：CN201711261083.X
申请日：2017-12-04
IPC分类号： H01L29/78 , H01L29/417 , H01L29/10
CPC分类号： H01L29/0676 , H01L21/02107 , H01L29/0649 , H01L29/408 , H01L29/42316 , H01L29/4232 , H01L29/66666 , H01L29/7827 , H01L29/78 , H01L29/1033 , H01L29/41775 , H01L29/785
摘要： 一种FET器件包括具有绝缘表面的衬底、基本上垂直于衬底(100)的绝缘表面的，由绝缘材料制成或被绝缘材料覆盖的结构、由包围垂直结构以及衬底的绝缘表面的至少一部分的2D材料构成的薄层、与2D材料的薄层电接触的两个电极，所述电极之一在直立结构的顶部上、被布置成跨2D材料的薄层施加电场由此诱导其电导率的改变的控制电极。该FET器件还包括至少一个材料堆叠，其通过电容耦合，在2D材料的薄层中提供带弯曲的不同区域。
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公开(公告)号：CN107910372A
公开(公告)日：2018-04-13
申请号：CN201711119031.9
申请日：2017-11-14
申请人： 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC分类号： H01L29/778 , H01L29/417 , H01L29/423 , H01L29/47 , H01L29/51
CPC分类号： H01L29/7786 , H01L29/41775 , H01L29/42316 , H01L29/475 , H01L29/517 , H01L29/518
摘要： 本发明属于半导体功率器件技术领域，特别涉及一种氮化镓栅控遂穿双向开关器件。本发明提供了一种不存在欧姆接触的氮化镓栅控遂穿双向开关器件，可以避免高温欧姆退火工艺带来的一系列负面影响。通过每个肖特基接触附近的绝缘栅结构控制肖特基接触下方势垒层的能带结构来改变该器件的工作状态，实现该器件的双向导通和双向阻断能力。由于本发明中不存在欧姆接触，不需要利用重金属，该器件可以与传统的CMOS工艺兼容。
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公开(公告)号：CN107275214A
公开(公告)日：2017-10-20
申请号：CN201610216931.4
申请日：2016-04-08
IPC分类号： H01L21/336 , H01L29/78 , H01L21/28 , H01L29/417
CPC分类号： H01L29/785 , H01L21/31116 , H01L21/76834 , H01L21/76877 , H01L21/76897 , H01L29/66545 , H01L29/66553 , H01L29/6656 , H01L29/66795 , H01L29/401 , H01L29/41775 , H01L29/41791
摘要： 一种半导体器件及其形成方法，其中，所述形成方法包括：提供基底，所述基底表面形成有伪栅极结构、第一介质层以及位于伪栅极结构两侧的侧墙；去除伪栅极结构，在侧墙之间形成第一开口；在第一开口内形成栅极结构，所述栅极结构与第一介质层的顶表面齐平；分别去除侧墙的一部分和栅极结构的一部分，使剩余侧墙与剩余栅极结构的顶表面低于第一介质层的顶表面，形成第二开口；形成填充第二开口的覆盖层，所述覆盖层覆盖剩余栅极结构和剩余侧墙的顶表面，且与第一介质层的顶表面齐平。本发明实施例的形成方法，通过形成位于侧墙和栅极结构之上的覆盖层，使后续形成的接触结构与栅极结构相隔离，有效避免了短路问题，提高了半导体器件的性能。
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公开(公告)号：CN106935592A
公开(公告)日：2017-07-07
申请号：CN201511031524.8
申请日：2015-12-31
IPC分类号： H01L27/11578 , H01L27/1157 , H01L21/28
CPC分类号： H01L27/11551 , H01L29/41775 , H01L29/42336
摘要： 一种3D NAND闪存的形成方法，包括：提供半导体衬底；在半导体衬底上形成底层复合层；形成贯穿底层复合层厚度的第一凹槽；在第一凹槽中形成填充体层后，形成覆盖填充体层和底层复合层的顶层复合层；在顶层复合层和底层复合层中形成通孔后，在通孔中形成栅介质层和沟道层；形成覆盖顶层复合层、栅介质层和沟道层的第二绝缘层；去除填充体层正上方的第二绝缘层和顶层复合层，形成第二凹槽，然后去除所述填充体层，暴露出第一凹槽；之后，去除底层复合层中的第一牺牲层和顶层复合层中的第二牺牲层，形成开口；在开口中形成控制栅后，在凹槽中形成源线结构。所述方法能避免第一凹槽的宽度过小，从而避免控制栅与源线结构之间发生击穿。
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公开(公告)号：CN104247025B
公开(公告)日：2017-05-03
申请号：CN201380021704.0
申请日：2013-04-25
申请人： ABB 瑞士有限公司
发明人： C.冯阿尔斯
IPC分类号： H01L29/739 , H01L29/06 , H01L29/40 , H01L29/417 , H01L29/43 , H01L21/331
CPC分类号： H01L29/7396 , H01L29/0615 , H01L29/0804 , H01L29/404 , H01L29/408 , H01L29/41775 , H01L29/435 , H01L29/4916
摘要： 描述一种具有高发射极‑栅极电容的IGBT(1)。活性单元区(5)包括多个发射极区(9)和栅极区(11)。末端边缘区(7)包括变化横向掺杂区VLD(13)。各栅极多晶硅层(15)设置在栅极区(11)中的半导体衬底(3)的表面，并且通过第一绝缘层(17)与半导体衬底(3)分离。第一SIPOS层(19)和覆盖第二绝缘层(21)覆在栅极多晶硅层(15)的至少部分之上。在中心区中，栅极多晶硅层(15)与上覆第一SIPOS层(19)电接触，而在周边区中，栅极多晶硅层(15)通过中间第三绝缘层(31)与上覆第一SIPOS层(19)电分离。由于第一SIPOS层(19)与栅极多晶硅层(15)电接触，两个层(19、15)处于相同电位，使得栅极‑发射极电容仅由中间第二薄绝缘层(21)来确定。在VLD区(13)的半导体衬底与第二SIPOS层(19’)电接触，第二SIPOS层(19’)由第二绝缘层(21)所覆盖。相应地，增加的栅极‑发射极电容可以仅通过在IGBT的制造期间稍微修改蚀刻掩模来实现。
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公开(公告)号：CN104078342B
公开(公告)日：2017-04-12
申请号：CN201410112989.5
申请日：2014-03-25
申请人： 英飞凌科技股份有限公司
IPC分类号： H01L21/28 , H01L29/40 , H01L29/417 , H01L29/423 , H01L23/367
CPC分类号： H01L23/481 , H01L21/743 , H01L29/0653 , H01L29/407 , H01L29/41775 , H01L29/4236 , H01L29/4238 , H01L29/66734 , H01L29/7813 , H01L2924/0002 , H01L2924/00
摘要： 公开了一种沟槽电极布置。一种方法包括：形成从半导体本体的第一表面延伸到半导体本体中的沟槽，以使得具有第一沟槽区段和邻接于第一沟槽区段的至少一个第二沟槽区段，其中第一沟槽区段比第二沟槽区段更宽。在至少一个第二沟槽区段中形成第一电极，并且由第一电介质层将第一电极与半导体本体的半导体区域介电绝缘。在该至少一个第二沟槽区段中，在第一电极上形成电极间电介质层。在电极间电介质层上的至少一个第二沟槽区段中以及在第一沟槽区段中形成第二电极，以使得由第二电介质层将至少在第一沟槽区段中的第二电极与半导体本体介电绝缘。
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公开(公告)号：CN106449752A
公开(公告)日：2017-02-22
申请号：CN201610129949.0
申请日：2016-03-08
申请人： 株式会社东芝
IPC分类号： H01L29/78 , H01L29/739 , H01L29/423 , H01L29/49
CPC分类号： H01L21/28035 , H01L29/41775 , H01L29/4236 , H01L29/42376 , H01L29/4916 , H01L29/66734 , H01L29/7397 , H01L29/7813 , H01L29/7827 , H01L29/42372 , H01L29/49 , H01L29/7395
摘要： 一种能够降低栅极电极的电阻的半导体装置。涉及实施方式的半导体装置具有：第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、栅极绝缘层、第1绝缘部、第2绝缘部和第2电极。栅极电极具有第1部分和第2部分。第1部分与第2半导体区域排列在第2方向上。第1部分包含多晶硅。第2部分设置在第1部分的一部分之上。第2部分包含金属。第1绝缘部设置在第1部分的其他的一部分之上，包围第2部分。第2绝缘部设置在第2部分之上以及第1绝缘部之上。第2电极设置在第3半导体区域之上以及第2绝缘部之上。第2电极与第2部分在第2方向上排列。
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