公开(公告)号：CN113872588A

公开(公告)日：2021-12-31

申请号：CN202111012408.7

申请日：2021-08-31

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 孙洪江 ,  陈雷 ,  张健 ,  李全利 ,  时飞 ,  郭斌 ,  林彦君 ,  李程

IPC分类号： H03K19/0185

摘要： 本发明涉及一种适用LVDS接收级的冷备份和失效保护电路，该电路包括浮阱结构电路、Failsafe电路和上电偏置电路。浮阱结构电路在电源正常上电时，对N阱进行充电，N阱被充电至电源电压，保证Failsafe电路正常工作；在电源掉电或者浮空条件下，切断LVDS输入端与电源的寄生通道，实现冷备份功能；Failsafe电路在端口浮空条件下，将LVDS的P端拉升至电源电位，N端拉低至地端电位，保证输出为稳态高电平；上电偏置电路在电源上电时提供偏置电压，保证浮阱结构电路正常工作。本发明电路在满足失效保护功能的同时，在电源掉电或者浮空条件下，可以切断从端口到电源的通路，满足冷备份需求。

公开(公告)号：CN105702296B

公开(公告)日：2019-07-23

申请号：CN201610127480.7

申请日：2016-03-07

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 林彦君 ,  陈雷 ,  张彦龙 ,  张帆 ,  刘增荣 ,  赵元富 ,  王硕 ,  方新嘉

IPC分类号： G11C19/28 ,  G11C19/38

摘要： 一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，晶体管M3、晶体管M4放置在用户寄存器、SRAM存储单元之间，捕获信号产生电路产生输出信号CAPTURE，控制导通晶体管M3、晶体管M4导通，实现数据捕获回读。本发明状态捕获电路与现有技术相比，通过进行捕获回读操作，如果发现配置存储器阵列中存储的配置码流发生单粒子翻转，可以进行动态部分重配，如果配置存储器阵列中存储捕获用户寄存器状态的SRAM存储单元状态出现错误，可以对相应的逻辑进行复位处理，显著降低了FPGA芯片的单粒子翻转累积效应。

公开(公告)号：CN105761746A

公开(公告)日：2016-07-13

申请号：CN201610080515.6

申请日：2016-02-04

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 李学武 ,  张彦龙 ,  方新嘉 ,  陈雷 ,  张进成 ,  赵元富 ,  文治平 ,  林彦君

IPC分类号： G11C11/413

CPC分类号： G11C11/413

摘要： 本发明提出了一种单粒子加固FPGA分布式RAM的写入时序匹配电路，包包括与门、单粒子加固触发器、镜像单粒子加固静态随机访问存储器、n级延时链、n选1多路选择器、n位配置单元、反相器、传输门、单粒子瞬态滤波器、二选一选择器、查找表单粒子加固静态随机访问存储器及其配置单元。FPGA的WR和EN信号依次通过与门、单粒子加固触发器，得到选通信号，选通信号通过镜像单粒子加固静态随机访问存储器、n级延时链和n选1多路选择器组成的反馈回路。该电路可以自动测量分布式随机访问存储器所需的写入时间，并允许用户开启或关闭FPGA中单粒子瞬态滤波器时，通过编程n位配置单元的值调整数据写入分布式RAM的宽度，实现SRAM型FPGA单粒子设计加固后的时序匹配。

公开(公告)号：CN105356875A

公开(公告)日：2016-02-24

申请号：CN201510616844.3

申请日：2015-09-24

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 赵元富 ,  方新嘉 ,  陈雷 ,  李学武 ,  张彦龙 ,  王浩弛 ,  邓先坤 ,  林彦君 ,  孙雷 ,  于晓华

IPC分类号： H03K19/177

CPC分类号： H03K19/17728

摘要： 本发明提出了一种单粒子加固FPGA的查找表电路，包括单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF。可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。本发明在实现具有可选锁存功能的多路选择器时，能够极大减少单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率，为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。

公开(公告)号：CN103840823A

公开(公告)日：2014-06-04

申请号：CN201410051652.8

申请日：2014-02-14

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 张帆 ,  陈雷 ,  赵元富 ,  文治平 ,  李学武 ,  张彦龙 ,  孙华波 ,  王硕 ,  尚祖宾 ,  冯长磊 ,  王岚施 ,  林彦君 ,  郑咸建

IPC分类号： H03K19/177

摘要： 本发明涉及基于JTAG接口的宇航FPGA通用刷新电路，该刷新电路设计有7个输入管脚、8个输出管脚，分别与PROM与FPGA的管脚连接，通过JTAG接口对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过JTAG接口将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。

公开(公告)号：CN116170005A

公开(公告)日：2023-05-26

申请号：CN202211236955.8

申请日：2022-10-10

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 孙洪江 ,  李建成 ,  张健 ,  郭斌 ,  林彦君 ,  李全利 ,  许凯亮

IPC分类号： H03K19/003 ,  H03K19/0185

摘要： 本发明一种适用MLVDS驱动器的冷备份和压摆率控制电路，该电路包括预驱动电路、冷备份电路和MLVDS输出驱动电路。预驱动电路输出端连接输出级电路，冷备份电路是输出级电路的一部分。预驱动电路用于产生8相等延迟开关信号，相邻两相开关信号的延迟差为TD，8相开关信号分别控制输出级电路中不同尺寸的MOS管是否导通；冷备份电路实现在电源浮空或接地条件下，输出端口耐正高压/负压漏电；MLVDS输出驱动电路用于提供足够大的驱动能力，同时在外部负载两端产生差分信号。

公开(公告)号：CN105760250B

公开(公告)日：2018-11-06

申请号：CN201610079915.5

申请日：2016-02-04

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 张彦龙 ,  陈雷 ,  林彦君 ,  孙华波 ,  赵元富 ,  张帆 ,  刘增荣 ,  方新嘉

IPC分类号： G06F11/10 ,  H03M13/19

摘要： 一种具有码流纠检错功能的单粒子加固FPGA配置电路，包括总线接口电路、配置总线、配置寄存器、编码纠错电路、配置存储器阵列；总线接口电路解析配置比特码流得到配置寄存器地址、内部数据并通过配置总线送至对应配置寄存器，配置寄存器根据内部指令字进行读写、配置、纠错操作，编码纠错电路接收配置数据字后产生校验码，并送至配置存储器阵列，读取配置数据字、校验码并进行纠错，配置存储器阵列加载配置数据字及对应的校验码。本发明通过增加编码纠错电路，能够在配置完成后读取配置存储器阵列中配置数据字进行检错纠错，解决了SRAM型FPGA芯片在空间辐射环境中由于单粒子翻转容易引入逻辑错误的问题，具有较好的应用价值。

公开(公告)号：CN105761746B

公开(公告)日：2018-09-11

申请号：CN201610080515.6

申请日：2016-02-04

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 李学武 ,  张彦龙 ,  方新嘉 ,  陈雷 ,  张进成 ,  赵元富 ,  文治平 ,  林彦君

IPC分类号： G11C11/413

摘要： 本发明提出了一种单粒子加固FPGA分布式RAM的写入时序匹配电路，包包括与门、单粒子加固触发器、镜像单粒子加固静态随机访问存储器、n级延时链、n选1多路选择器、n位配置单元、反相器、传输门、单粒子瞬态滤波器、二选一选择器、查找表单粒子加固静态随机访问存储器及其配置单元。FPGA的WR和EN信号依次通过与门、单粒子加固触发器，得到选通信号，选通信号通过镜像单粒子加固静态随机访问存储器、n级延时链和n选1多路选择器组成的反馈回路。该电路可以自动测量分布式随机访问存储器所需的写入时间，并允许用户开启或关闭FPGA中单粒子瞬态滤波器时，通过编程n位配置单元的值调整数据写入分布式RAM的宽度，实现SRAM型FPGA单粒子设计加固后的时序匹配。

公开(公告)号：CN105224493B

公开(公告)日：2018-01-19

申请号：CN201510634203.0

申请日：2015-09-29

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 赵元富 ,  林彦君 ,  张彦龙 ,  王浩弛 ,  邓先坤 ,  方新嘉 ,  李学武 ,  陈雷

IPC分类号： G06F13/40

摘要： 本发明提出了一种可通过用户输入输出端口完成FPGA重配的配置电路。通过在传统配置电路架构中增加用户配置接口电路，将用户输入输出端口(用户IOB)与配置电路连接，为用户输入输出端口能访问配置电路，并完成动态重配提供了条件，同时对配置电路中的总线接口电路作了改进，使其兼容用户输入输出端口并行配置、系统输入输出端口并行配置和串行配置的三种工作模式。本发明避免了配置电路对固定系统输入输出端口的依赖，使FPGA器件在置入用户系统后仍可改变其内部功能实现系统内可重构，增加了FPGA芯片的灵活性和可靠性。

公开(公告)号：CN107453750A

公开(公告)日：2017-12-08

申请号：CN201710580636.1

申请日：2017-07-17

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 陈雷 ,  文治平 ,  李学武 ,  张彦龙 ,  张健 ,  林彦君 ,  王科迪 ,  付勇 ,  杨铭谦 ,  杨佳奇

IPC分类号： H03K19/177 ,  H03K19/173

摘要： 一种适用于SRAM型FPGA的多功能时钟缓冲器。该缓冲器包括第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103，用于驱动FPGA内全局时钟网络，根据FPGA配置可以实现不同工作模式。第一个工作模式为普通时钟缓冲器；第二个工作模式为带使能的时钟缓冲器，当时钟缓冲器未使能时输出时钟固定为高电平；第三个工作模式为时钟多路器，可以完成两个时钟的无毛刺切换；第四个工作模式为带使能的时钟多路器，可以完成两个时钟的无毛刺切换，当时钟多路器未使能时输出时钟固定为高电平。该缓冲器电路额外提供一个输入时钟怱略控制端口，可以在时钟已经消失的清况下完成时钟的切换操作。