公开(公告)号：CN107424932B

公开(公告)日：2020-01-14

申请号：CN201710286253.3

申请日：2017-04-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林志翰 ,  林志忠 ,  李俊鸿

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78

Abstract: 一种方法的实施例，包括在衬底的第一区中形成第一鳍并且在衬底的第二区中形成第二鳍，在衬底上形成第一隔离区，第一隔离区围绕第一鳍和第二鳍，在第一鳍上方形成第一伪栅极并且在第二鳍上方形成第二伪栅极，第一伪栅极和第二伪栅极具有相同的纵向轴线，用第一替换栅极替换第一伪栅极并且用第二替换栅极替换第二伪栅极，在第一替换栅极和第二替换栅极之间形成第一凹槽，以及在第一凹槽中填充绝缘材料以形成第二隔离区。本发明实施例涉及FinFET结构及其形成方法。

公开(公告)号：CN105140100B

公开(公告)日：2018-07-20

申请号：CN201410808255.0

申请日：2014-12-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 傅劲逢 ,  陈德芳 ,  严佑展 ,  李佳颖 ,  李俊鸿 ,  林焕哲

IPC: H01L21/308 ,  H01L29/78 ,  H01L21/8234 ,  H01L21/306 ,  H01L29/06 ,  H01L23/528 ,  H01L21/311 ,  H01L27/088 ,  H01L21/36 ,  H01L29/786 ,  H01L29/423

CPC classification number: H01L21/823487 ,  H01L21/30604 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31111 ,  H01L21/823412 ,  H01L21/823418 ,  H01L23/528 ,  H01L27/088 ,  H01L29/0676 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/7827 ,  H01L29/78642 ,  H01L29/78696 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种方法，包括在半导体衬底上方形成图案预留层。该半导体衬底具有主表面。执行第一自对准多重图案化工艺以图案化图案预留层。该图案预留层的剩余部分包括在平行于半导体衬底的主表面的第一方向上延伸的图案预留带。执行第二自对准多重图案化工艺以在平行于半导体衬底的主表面的第二方向上图案化图案预留层。图案预留层的剩余部分包括图案化的部件。图案化的部件用作蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。本发明还提供了利用上述方法形成的集成电路结构。

公开(公告)号：CN108122986A

公开(公告)日：2018-06-05

申请号：CN201711191016.5

申请日：2017-11-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林毓超 ,  谢维哲 ,  连浩明 ,  李俊鸿 ,  陈昭成

IPC: H01L29/78 ,  H01L21/336

Abstract: 根据一些实施例，提供半导体装置结构的形成方法。上述方法包含在掩模层上图案化多个芯棒。上述方法亦包含在掩模层和芯棒的上表面上形成蚀刻涂布层。上述方法还包含沉积介电层于掩模层和芯棒上，其中介电层的沿着芯棒的侧壁的第一厚度大于介电层的沿着蚀刻涂布层的第二厚度。此外，上述方法包含移除介电层的水平部分。上述方法亦包含利用介电层留下的垂直部分来作为蚀刻掩模，以图案化掩模层。

公开(公告)号：CN112542377B

公开(公告)日：2024-09-24

申请号：CN202011363279.1

申请日：2015-04-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈德芳 ,  林焕哲 ,  李俊鸿 ,  陈昭成

IPC: H01L21/033 ,  H01L21/308

Abstract: 一种用于自对准图案化的方法包括：提供衬底；形成包括多个芯轴部件的图案化的芯轴层，图案化的芯轴层形成在衬底上；在芯轴层上方沉积第一间隔件层，第一间隔件层包括第一类型的材料；各向异性地蚀刻第一间隔件层以在芯轴部件的侧壁上留下第一组间隔件；去除芯轴层；在第一组间隔件的剩余部分上方沉积第二间隔件层；以及各向异性地蚀刻第二间隔件层以在第一组间隔件的侧壁上形成第二组间隔件。本发明还涉及迭代自对准图案化。

公开(公告)号：CN113299647B

公开(公告)日：2024-04-30

申请号：CN202110556620.3

申请日：2021-05-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 侯敦晖 ,  陈昭成 ,  李俊鸿 ,  陈欣志 ,  刘国庆 ,  王祖豪

IPC: H01L27/088

Abstract: 一种包含鳍式场效晶体管的半导体装置包含第一半导体鳍片，此第一半导体鳍片是形成在基材上并沿着第一横轴延伸。此半导体装置包含第二半导体鳍片，此第二半导体鳍片亦被形成在基材上并沿着第一横轴延伸。第一半导体鳍片的至少一个尖端部分和第二半导体鳍片的至少一个尖端部分沿着第二横轴朝彼此弯曲，第二横轴是垂直于第一横轴。

公开(公告)号：CN106158600A

公开(公告)日：2016-11-23

申请号：CN201510193323.1

申请日：2015-04-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈德芳 ,  林焕哲 ,  李俊鸿 ,  陈昭成

IPC: H01L21/033 ,  H01L21/308

CPC classification number: H01L21/0337

Abstract: 一种用于自对准图案化的方法包括：提供衬底；形成包括多个芯轴部件的图案化的芯轴层，图案化的芯轴层形成在衬底上；在芯轴层上方沉积第一间隔件层，第一间隔件层包括第一类型的材料；各向异性地蚀刻第一间隔件层以在芯轴部件的侧壁上留下第一组间隔件；去除芯轴层；在第一组间隔件的剩余部分上方沉积第二间隔件层；以及各向异性地蚀刻第二间隔件层以在第一组间隔件的侧壁上形成第二组间隔件。本发明还涉及迭代自对准图案化。

公开(公告)号：CN105140100A

公开(公告)日：2015-12-09

申请号：CN201410808255.0

申请日：2014-12-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 傅劲逢 ,  陈德芳 ,  严佑展 ,  李佳颖 ,  李俊鸿 ,  林焕哲

IPC: H01L21/02 ,  H01L21/77

CPC classification number: H01L21/823487 ,  H01L21/30604 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31111 ,  H01L21/823412 ,  H01L21/823418 ,  H01L23/528 ,  H01L27/088 ,  H01L29/0676 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/7827 ,  H01L29/78642 ,  H01L29/78696 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种方法，包括在半导体衬底上方形成图案预留层。该半导体衬底具有主表面。执行第一自对准多重图案化工艺以图案化图案预留层。该图案预留层的剩余部分包括在平行于半导体衬底的主表面的第一方向上延伸的图案预留带。执行第二自对准多重图案化工艺以在平行于半导体衬底的主表面的第二方向上图案化图案预留层。图案预留层的剩余部分包括图案化的部件。图案化的部件用作蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。本发明还提供了利用上述方法形成的集成电路结构。

公开(公告)号：CN103247523A

公开(公告)日：2013-08-14

申请号：CN201210576088.2

申请日：2012-12-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 解子颜 ,  张铭庆 ,  张家维 ,  陈昭成 ,  李俊鸿 ,  吴岱霖

IPC: H01L21/28 ,  H01L21/266

CPC classification number: H01L21/3215 ,  H01L21/0338 ,  H01L21/26506 ,  H01L21/266 ,  H01L21/28026 ,  H01L21/28035 ,  H01L21/28123 ,  H01L21/32134 ,  H01L21/32139

Abstract: 本公开内容的实施例包括一种方法：提供衬底；将多晶硅层形成在衬底上方；将第一光刻胶层形成在多晶硅层上方；在第一光刻胶层上方制造第一图案，其中，所述多晶硅层的某些部分被第一光刻胶层覆盖并且所述多晶硅层的某些部分没有被第一光刻胶层覆盖；将离子注入到没有被第一光刻胶层覆盖的多晶硅层的部分中；从多晶硅层去除第一光刻胶层；以及使用蚀刻剂去除多晶硅层的部分。本发明还提供了半导体结构的制造方法。

公开(公告)号：CN103066005A

公开(公告)日：2013-04-24

申请号：CN201210242444.7

申请日：2012-07-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 解子颜 ,  张铭庆 ,  李俊鸿 ,  林益安 ,  陈德芳 ,  陈昭成

IPC: H01L21/74 ,  H01L21/02

CPC classification number: H01L21/0338 ,  H01L21/0276 ,  H01L21/0335 ,  H01L21/0337 ,  H01L21/26506 ,  H01L21/266 ,  H01L21/311 ,  H01L21/31144 ,  H01L21/32134 ,  H01L21/32139 ,  H01L21/32155

Abstract: 公开了一种形成集成电路的方法。在第一材料层上形成第二材料层。在第二材料层上形成具有多个第一部件的经图案化的掩模层，该多个第一部件具有第一间距P1。通过使用经图案化的掩模层作为掩模蚀刻第二材料层以在第二材料层中形成第一部件。修整经图案化的掩模层。将多种掺杂剂引入到未被经修整的图案化掩模层覆盖的第二材料层内。去除经修整的图案化掩模层以暴露出未掺杂的第二材料层。选择性地去除未掺杂的第二材料层以形成具有第二间距P2的多个第二部件。P2小于P1。

公开(公告)号：CN110875250B

公开(公告)日：2022-07-01

申请号：CN201910599513.1

申请日：2019-07-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈世强 ,  李俊鸿 ,  陈嘉仁 ,  林泓纬 ,  毛隆凯

IPC: H01L21/8234

Abstract: 本公开涉及半导体工艺的方法及半导体结构。一般地，本公开提供了与调整电介质材料的刻蚀速率有关的示例。在实施例中，在衬底中的第一和第二沟槽中共形地沉积第一电介质材料。第一沟槽中的第一电介质材料的合并横向生长前沿在第一沟槽中形成接缝。处理电介质材料。处理使得物质分别在第一和第二沟槽中的电介质材料的第一和第二上表面上、在接缝中，并扩散到第一和第二沟槽中的相应电介质材料中。在处理之后，刻蚀相应的电介质材料。在刻蚀期间，第二沟槽中的电介质材料的刻蚀速率与第一沟槽中的电介质材料的刻蚀速率的比率通过电介质材料中的物质的存在而被改变。