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公开(公告)号：CN1200448C
公开(公告)日：2005-05-04
申请号：CN02119730.X
申请日：2002-05-14
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/28 , H01L21/8239 , H01L27/10
摘要： 一种分闸式快闪记忆胞的选择闸极的制作方法，是于半导体基材的沟渠侧壁形成选择闸极，以缩小选择闸极的横向尺寸并保持信道长度；该选择闸极的制作方法至少包含形成一沟渠于悬浮闸极结构一侧的半导体基材中；形成一间复晶硅介电层于该悬浮闸极结构及该沟渠的侧壁上；及形成一复晶硅间隙壁于该间复晶硅介电层侧壁以作为选择闸极；此种分闸式快闪记忆胞是可产生弹道热电子，改善资料写入效率及降低写入电压。
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公开(公告)号：CN105895527B
公开(公告)日：2020-01-10
申请号：CN201610073187.7
申请日：2016-02-02
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/336 , H01L21/768 , H01L29/78 , H01L29/06
摘要： 本发明提供了一种半导体结构及其制造方法。半导体结构包括衬底和在衬底上方形成的栅极结构。半导体结构还包括邻近栅极结构在衬底中形成的第一源极/漏极结构和第二源极/漏极结构。半导体结构还包括在衬底上方形成的层间介电层，层间介电层覆盖栅极结构、第一源极/漏极结构和第二源极/漏极结构。半导体结构还包括在第一源极/漏极结构上方的层间介电层中形成的第一导电结构。半导体结构还包括在第二源极/漏极结构上方的层间介电层中形成的第二导电结构。另外，第一导电结构与第一源极/漏极结构直接接触，以及第二导体结构与二源极/漏极结构不直接接触。本发明实施例涉及具有数据存储结构的半导体结构及其制造方法。
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公开(公告)号：CN105895527A
公开(公告)日：2016-08-24
申请号：CN201610073187.7
申请日：2016-02-02
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/336 , H01L21/768 , H01L29/78 , H01L29/06
摘要： 本发明提供了一种半导体结构及其制造方法。半导体结构包括衬底和在衬底上方形成的栅极结构。半导体结构还包括邻近栅极结构在衬底中形成的第一源极/漏极结构和第二源极/漏极结构。半导体结构还包括在衬底上方形成的层间介电层，层间介电层覆盖栅极结构、第一源极/漏极结构和第二源极/漏极结构。半导体结构还包括在第一源极/漏极结构上方的层间介电层中形成的第一导电结构。半导体结构还包括在第二源极/漏极结构上方的层间介电层中形成的第二导电结构。另外，第一导电结构与第一源极/漏极结构直接接触，以及第二导体结构与二源极/漏极结构不直接接触。本发明实施例涉及具有数据存储结构的半导体结构及其制造方法。
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公开(公告)号：CN115377005A
公开(公告)日：2022-11-22
申请号：CN202210850702.3
申请日：2022-07-19
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/8234 , H01L27/11517 , H01L27/11521
摘要： 一种半导体装置、其制造方法与使用其的感测方法，半导体装置包含半导体鳍、隔离结构、栅极结构、源极/漏极结构、感测触点、感测垫结构及读取触点。半导体鳍包含通道区及位于通道区相对两侧的源极/漏极区。隔离结构横向围绕半导体鳍。栅极结构位于半导体鳍的通道区上方。源极/漏极结构分别位于半导体鳍的源极/漏极区上方。感测触点位于隔离结构正上方且与栅极结构相邻。感测垫结构连接至感测触点。读取触点位于隔离结构正上方且与栅极结构相邻。
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公开(公告)号：CN114594658A
公开(公告)日：2022-06-07
申请号：CN202210112360.5
申请日：2022-01-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G03F7/20
摘要： 揭示一种半导体制造设备及制造半导体装置的方法。在一个态样中，设备包括：一支持器，支持器用以放置一基板；及一辐射源，辐射源用于提供辐射以将一图案转移至基板上。设备亦包括多个感测装置，感测装置用以在不存在基板时基于辐射的强度提供一参考信号。设备进一步包括一控制器，控制器能够操作地耦接至感测装置，控制器用以基于参考信号调整辐射的强度。
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公开(公告)号：CN102201453B
公开(公告)日：2013-03-06
申请号：CN201110058518.7
申请日：2011-03-08
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/792 , H01L29/423 , H01L27/115 , H01L21/336 , H01L21/28 , H01L21/8247
CPC分类号： H01L29/42332 , H01L29/7881
摘要： 本发明公开了一种存储器单元及非易失性存储器装置及其形成方法，所述非易失性存储器装置是含有多个纳米晶体的电荷存储层的非易失性存储器装置。该存储器单元提供具有源极区及漏极区的基板。在基板上形成选择栅极及控制栅极。在选择栅极及控制栅极之间提供电荷存储层。在电荷存储层中的纳米晶体的尺寸约1nm至10hm，且可由硅或锗形成。借由热电子注射(hot electron injection)、福勒诺德海姆穿隧(FN tunneling)或源极侧注入(source-side injection)进行写入操作，而利用福勒诺德海姆穿隧进行删除操作。控制栅极由单一多晶硅层形成，因此减少形成装置所需的总工艺数目，因而减少成本。本发明的非易失性存储器装置可以实现提升性能、降低成本和提高良率的效果。
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公开(公告)号：CN1228834C
公开(公告)日：2005-11-23
申请号：CN02106271.4
申请日：2002-04-08
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/8239 , H01L21/8246
摘要： 一种使用源极沟渠的分离栅极式快闪存储器元件制作方法，至少包括下列步骤：形成栅极氧化层于一半导体底材上；形成浮置栅极堆叠于该栅极氧化层上表面，其中该浮置栅极堆叠包括了下层的浮置栅极与上层的绝缘层；形成层间介电层于该栅极氧化层、与该浮置栅极堆叠的外表面；制作控制栅极于该浮置栅极堆叠侧壁外缘的该层间介电层表面上；进行第一次离子植入程序，以形成漏极区域于邻接该浮置栅极堆叠的该半导体底材中；形成光刻胶于此半导体底材上，并制作图案露出欲掺杂的源极区域表面；蚀刻此欲掺杂的源极区域表面，以形成一沟渠结构；进行第二次离子植入程序，以便在邻接该浮置栅极的该半导体底材中形成源极掺杂；去除光刻胶；进行热退火；且形成氧化层于源极沟渠表面。
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公开(公告)号：CN113539873B
公开(公告)日：2024-04-05
申请号：CN202110733420.0
申请日：2021-06-15
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/66 , H01L23/544
摘要： 方法包括将第一电压施加至测试晶圆中的半导体检测器的检测器单元的第一晶体管的源极，以及将第二电压施加至检测器单元的第一晶体管的栅极和第二晶体管的漏极。第一晶体管串联耦接至第二晶体管，并且第一电压高于第二电压。对检测器单元执行预曝光读取操作。在施加第一电压和第二电压之后，将曝光装置的光投射到第二晶体管的栅极。对检测器单元执行曝光后读取操作。将预曝光读取操作与曝光后读取操作的数据进行比较。基于预曝光读取操作和曝光后读取操作的比较的数据调整光的强度。本发明的实施例还涉及半导体结构及其制造方法。
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公开(公告)号：CN113674784A
公开(公告)日：2021-11-19
申请号：CN202110982620.X
申请日：2021-08-25
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C13/00
摘要： 本文揭示一包括可程序化电阻器的记忆体单元与记忆体系统，记忆体单元包括一或更多个可程序化电阻器及控制晶体管。在一态样中，可程序化电阻器包括用于形成晶体管的栅极结构及一或更多个源极/漏极结构。可通过对栅极结构施加电压来设定可程序化电阻器的电阻，同时启用控制晶体管。可通过感测通过可程序化电阻器的电流来读取由可程序化电阻器储存的数据，同时禁用控制晶体管。在一态样中，通过相同类型的元件实现一或更多个可程序化电阻器及控制晶体管，使记忆体单元可通过简化的制程以压缩方式形成。
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公开(公告)号：CN113539873A
公开(公告)日：2021-10-22
申请号：CN202110733420.0
申请日：2021-06-15
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/66 , H01L23/544
摘要： 方法包括将第一电压施加至测试晶圆中的半导体检测器的检测器单元的第一晶体管的源极，以及将第二电压施加至检测器单元的第一晶体管的栅极和第二晶体管的漏极。第一晶体管串联耦接至第二晶体管，并且第一电压高于第二电压。对检测器单元执行预曝光读取操作。在施加第一电压和第二电压之后，将曝光装置的光投射到第二晶体管的栅极。对检测器单元执行曝光后读取操作。将预曝光读取操作与曝光后读取操作的数据进行比较。基于预曝光读取操作和曝光后读取操作的比较的数据调整光的强度。本发明的实施例还涉及半导体结构及其制造方法。
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