公开(公告)号：CN114927497A

公开(公告)日：2022-08-19

申请号：CN202210133314.3

申请日：2022-02-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈怡秀 ,  邱文智 ,  余振华

IPC: H01L23/538 ,  H01L21/48

Abstract: 方法包括：形成第一钝化层；在第一钝化层上方形成金属焊盘；在金属焊盘上方形成具有平坦顶面的平坦化层；以及对平坦化层进行图案化以形成第一开口。金属焊盘的顶面通过第一开口露出。该方法还包括形成延伸至第一开口中的聚合物层，以及对聚合物层进行图案化以形成第二开口。金属焊盘的顶面通过第二开口露出。本申请的实施例还涉及半导体结构及其形成方法。

公开(公告)号：CN106206499B

公开(公告)日：2019-01-11

申请号：CN201510298785.X

申请日：2015-06-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡承竣 ,  张宏宾 ,  杨固峰 ,  陈怡秀 ,  邱文智

IPC: H01L23/48 ,  H01L21/60

Abstract: 本发明提供了半导体器件和方法，该方法利用单个掩模来形成用于衬底通孔以及介电通孔的开口。在实施例中，在第一半导体器件和第二半导体器件上方和之间沉积接触蚀刻停止层。在第一半导体器件和第二半导体器件之间的接触蚀刻停止层上方沉积介电材料。利用接触蚀刻停止层和介电材料的不同材料，使得单个掩模可以用于形成穿过第一半导体器件的衬底通孔并且以形成穿过介电材料的介电通孔。

公开(公告)号：CN118280975A

公开(公告)日：2024-07-02

申请号：CN202311657487.6

申请日：2023-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 邹贤儒 ,  吴仓聚 ,  陈怡秀 ,  林咏淇

IPC: H01L25/16 ,  H01L23/31 ,  H01L23/48 ,  H01L21/56 ,  H01L21/48

Abstract: 在一实施例中，装置包括集成电路管芯，集成电路管芯包括第一侧壁、第二侧壁和第三侧壁，其中集成电路管芯的第三侧壁连接到集成电路管芯的第一侧壁和集成电路管芯的第二侧壁，其中集成电路管芯的第三侧壁形成集成电路管芯的倒角；第一电介质围绕集成电路管芯；半导体特征设置在集成电路管芯之上，其中半导体特征包括第一侧壁、第二侧壁和第三侧壁，其中半导体特征的第三侧壁连接到半导体特征的第一侧壁和半导体特征的第二侧壁，且形成半导体特征的倒角；以及围绕半导体特征的第二电介质。

公开(公告)号：CN106486466A

公开(公告)日：2017-03-08

申请号：CN201610649598.6

申请日：2016-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光伟 ,  陈怡秀 ,  杨固峰 ,  邱文智

IPC: H01L25/065 ,  H01L23/48 ,  H01L21/98 ,  H01L21/768

CPC classification number: H01L25/50 ,  H01L21/48 ,  H01L23/522 ,  H01L23/5384 ,  H01L23/5386 ,  H01L25/0657 ,  H01L2224/11 ,  H01L2225/06541 ,  H01L2225/06544 ,  H01L21/76898 ,  H01L23/481

Abstract: 本发明公开了一种三维集成电路结构和及其制造方法。三维集成电路结构包括第一芯片和第二芯片。第一芯片在接合界面处接合至第二芯片。第一芯片的通孔和第二芯片的接合焊盘电连接，并且通孔的扩散阻挡层在接合界面处接触接合焊盘。本发明实施例涉及三维集成电路结构及其制造方法。

公开(公告)号：CN109755141B

公开(公告)日：2025-03-07

申请号：CN201810523342.X

申请日：2018-05-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈怡秀 ,  余振华 ,  陈明发 ,  邱文智

IPC: H01L21/56

Abstract: 一种制造半导体封装结构的方法包括以下步骤。将管芯接合到晶片。在晶片及管芯上形成介电材料层。介电材料层覆盖管芯的顶表面及侧壁。执行至少一个平坦化工艺来移除介电材料层的一部分及管芯的一部分，以暴露出管芯的顶表面并形成位于管芯侧边的介电层。介电层环绕且覆盖管芯的侧壁。

公开(公告)号：CN118299276A

公开(公告)日：2024-07-05

申请号：CN202410291221.2

申请日：2024-03-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 钟明慈 ,  林咏淇 ,  陈怡秀

IPC: H01L21/50 ,  H01L21/60

Abstract: 一种集成电路封装的形成方法包括：将集成电路管芯接合至载体衬底；在集成电路管芯周围并沿着载体衬底的边缘形成间隙填充介电质；进行斜面清洁工艺，以自载体衬底的边缘移除间隙填充介电质的部分；在进行斜面清洁工艺之后，在间隙填充介电质及集成电路管芯上沈积第一接合层；在第一接合层的外侧壁、间隙填充介电质的外侧壁及载体衬底的第一外侧壁上形成第一介电层；以及将晶圆接合至第一介电层及第一接合层，其中晶圆包括半导体衬底及位于半导体衬底的外侧壁上的第二介电层。

公开(公告)号：CN107039380A

公开(公告)日：2017-08-11

申请号：CN201611073819.6

申请日：2016-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  邱文智 ,  陈明发 ,  陈怡秀

IPC: H01L23/488 ,  H01L21/60

Abstract: 一种形成接合结构的方法包括：形成第一导电部件和第二导电部件；金属焊盘形成在第一导电部件上方并电连接至第一导电部件；以及形成钝化层以覆盖金属焊盘的边缘部分，并通过金属焊盘中的开口暴露金属焊盘的顶面的中间部分。形成第一介电层以覆盖金属焊盘和钝化层。在第一介电层上方形成接合焊盘，并电连接至第二导电部件。沉积第二介电层以环绕接合焊盘。实施平坦化以使第二介电层的顶面与接合焊盘齐平。实施平坦化之后，金属焊盘的全部顶面与介电材料接触。本发明实施例涉及集成电路结构及其形成方法，更具体地涉及接合结构及其形成方法。

公开(公告)号：CN119300454A

公开(公告)日：2025-01-10

申请号：CN202410903613.X

申请日：2024-07-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 佐野谦一 ,  陈怡秀 ,  林斌彦 ,  温伟源

IPC: H10D84/03 ,  H10D84/01

Abstract: 提供了形成堆叠多栅极器件的金属栅极结构的方法。根据本公开实施例的方法包括：在包括底部沟道层和顶部沟道层的沟道区域上方沉积氮化钛(TiN)层；沉积伪填充层以覆盖底部沟道层的侧壁；在沉积伪填充层之后，沿顶部沟道层的侧壁在TiN层上方选择性形成阻挡层；选择性去除伪填充层以释放底部沟道层；选择性沉积第一功函金属层以包裹底部沟道层的每个；在第一功函金属层的顶面上方形成栅极隔离层；去除阻挡层；释放顶部沟道层；以及选择性沉积第二功函金属层以包裹顶部沟道层的每个。本申请的实施例还涉及形成半导体器件的方法。

公开(公告)号：CN111834296A

公开(公告)日：2020-10-27

申请号：CN202010598629.6

申请日：2015-07-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  张宏宾 ,  陈怡秀 ,  杨固峰 ,  邱文智

IPC: H01L21/78 ,  H01L25/065 ,  H01L21/50 ,  H01L21/60 ,  H01L23/482 ,  H01L21/02 ,  H01L21/306 ,  H01L21/3065

Abstract: 本发明的实施例提供了半导体器件和制造方法。在实施例中，在半导体晶圆内形成第一半导体器件和第二半导体器件，并且图案化第一半导体器件和第二半导体器件之间的划线区。然后，在划线区内利用分割工艺以将第一半导体器件与第二半导体器件分割开。然后将第一半导体器件和第二半导体器件接合至第二半导体衬底并且被减薄以从第一半导体器件和第二半导体器件去除延伸区。本发明涉及半导体器件和方法。

公开(公告)号：CN109755213A

公开(公告)日：2019-05-14

申请号：CN201810215432.2

申请日：2018-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈怡秀 ,  邱文智 ,  陈勇龙

IPC: H01L23/498

Abstract: 提供一种管芯堆叠结构，所述管芯堆叠结构包括第一管芯、第二管芯、第一接合结构以及第二接合结构。所述第一接合结构设置在所述第一管芯的背面上。所述第二接合结构设置在所述第二管芯的正面上。所述第一管芯及所述第二管芯通过所述第一接合结构及所述第二接合结构接合在一起，且与所述第二接合结构进行接合的所述第一接合结构的表面的可接合拓扑变化小于1μm/1mm范围。还提供一种制作管芯堆叠结构的方法。