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公开(公告)号：CN108205600B
公开(公告)日：2023-06-20
申请号：CN201711047024.2
申请日：2017-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本公开提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于上述集成电路图案的一轮廓的多个目标点，其中上述目标放置模型是根据上述集成电路图案的一分类所选择；以及使用上述目标点对上述集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。
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公开(公告)号：CN103488042B
公开(公告)日：2016-08-17
申请号：CN201210365270.3
申请日：2012-09-26
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01J37/3026 , B82Y10/00 , B82Y40/00 , G03F7/70475 , H01J37/3174 , H01J2237/31764 , H01J2237/31771
Abstract: 本发明描述了一种通过电子束光刻系统形成图案的方法。方法包括接收具有多边形和禁止图案的集成电路(IC)设计布局数据，使用电子邻近校正(EPC)技术修改多边形和禁止图案，将修改的多边形条纹化为子区，将条纹化多边形转换为电子束写入格式数据，以及通过电子束写入装置将电子束写入格式的多边形写到衬底上。条纹化修改的多边形包括找到作为参考层的修改的禁止图案，以及缝合修改的多边形以避免缝合修改的禁止图案。本发明还提供了用于高容量电子束光刻的方法。
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公开(公告)号：CN103311236B
公开(公告)日：2016-02-24
申请号：CN201210564375.1
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0207 , G03F1/36 , G06F17/5068 , G06F2217/12 , Y02P90/265
Abstract: 本公开内容涉及用于减少拐角圆化的具有光学邻近度校正的切分拆分，其中，提供一种集成电路(IC)方法的一个实施例。该方法包括：接收具有主要特征的IC设计布局，主要特征包括两个拐角和跨越于两个拐角之间的边；对边执行特征调节；对边执行切分，从而将边划分成包括两个拐角段和在两个拐角段之间的一个中心段；针对与中心段关联的中心目标对所主要特征执行第一光学邻近度校正(OPC)；随后针对与拐角段关联的两个拐角目标对主要特征执行第二OPC；并且随后针对中心目标对主要特征执行第三OPC从而产生修改的IC设计布局。
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公开(公告)号：CN102486814B
公开(公告)日：2015-01-14
申请号：CN201110332919.7
申请日：2011-10-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F2217/12 , G06F2217/80 , Y02P90/265
Abstract: 本公开涉及用于工艺增强的参数化虚拟单元插入及其制造方法。根据一个或多个实施例，该方法包括：提供具有限定像素单元的集成电路(IC)设计布局；仿真包括每个像素单元的IC设计布局的热效应；生成包括每个像素单元的IC设计布局的热效应图；为IC设计布局确定目标吸收值；以及基于所确定的目标吸收值为IC设计布局的每个像素单元执行热虚拟单元插入。
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公开(公告)号：CN102147820B
公开(公告)日：2013-01-09
申请号：CN201010546487.5
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法以及储存有多个计算机指令的计算机可读取媒体。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
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Patent Agency Ranking
公开(公告)号：CN102147821A
公开(公告)日：2011-08-10
申请号：CN201010546498.3
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
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公开(公告)号：CN106935584B
公开(公告)日：2019-11-08
申请号：CN201610905339.5
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本揭露是关于使用多重图案化制造集成电路的方法。提供集成电路的布局，布局具有多个集成电路特征。自布局取得一图形，图形具有多个节点，节点透过多个边连接，其中节点代表集成电路特征，而边代表集成电路特征之间的间隙。选择至少二个节点，其中被选择的节点并未直接透过一边连接，而被选择的节点共用至少一相邻节点，其中至少一相邻节点连接于N边，其中N大于2。移除连接少于N边的节点。
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公开(公告)号：CN105045946B
公开(公告)日：2018-07-20
申请号：CN201510201140.X
申请日：2015-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/36 , G03F7/70441
Abstract: 本发明提供一种集成电路(IC)制造方法。方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案。方法还包括基于位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。方法还包括：使用包括位置效应的校正模型对每一组中的一个IC区执行校正；以及将校正的IC区复制到相应组中的其他IC区。方法还包括将校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。
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公开(公告)号：CN103956322B
公开(公告)日：2017-01-04
申请号：CN201410108600.X
申请日：2011-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/31
CPC classification number: H01L22/10 , G03F1/70 , G03F7/70433 , G03F7/70466 , G06F17/5036 , G06F17/5072 , G06F17/5081 , H01L21/31144 , H01L23/5226 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于一种介层窗层的介层窗图案化掩膜分配的方法，所述的双重图案化技术的介层窗掩膜分离方法的实施例使得介层窗图案化能够对齐其底下或上方的金属层，藉以缩减重叠误差，进而增加介层窗的置放性。假如相邻的介层窗违反介层窗之间的空间或节距(或上述二者)的G0掩膜分离规则，因为具有较高的置放失误风险，故给予末端介层窗的掩膜分配较高的优先顺序，藉此确保末端介层窗有良好的置放性。此与金属相关的介层窗掩膜分离方法可获得如较低的介层窗阻抗的较佳介层窗性能以及较高的介层窗优良率。
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公开(公告)号：CN102169516B
公开(公告)日：2014-07-09
申请号：CN201010197756.1
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能；以及根据上述电气性能的模拟，进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法，可最佳化电路性能，故可提高产品产能及可靠度。
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