公开(公告)号：CN103383934A

公开(公告)日：2013-11-06

申请号：CN201310058729.X

申请日：2013-02-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖志明 ,  黄文俊 ,  刘如淦 ,  陈笔聪

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/76816 ,  H01L23/5283 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了用于半导体器件的互连结构。互连结构包括包含第一金属线的第一金属层。互连结构包括位于第一金属层上方的介电层。介电层包含电耦合至第一金属线的第一子通孔和电耦合至第一子通孔的第二子通孔。第二子通孔不同于第一子通孔。互连结构包括位于介电层上方的第二金属层。第二金属层包含电耦合至第二子通孔的第二金属线。没有其他金属层位于第一金属层和第二金属层之间。

公开(公告)号：CN1933108A

公开(公告)日：2007-03-21

申请号：CN200610007823.2

申请日：2006-02-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈盈淙 ,  卢永诚 ,  吴振诚 ,  陈笔聪

IPC: H01L21/3105 ,  H01L21/762

CPC classification number: H01L21/31053 ,  H01L22/20

Abstract: 本发明提供一种平坦化半导体结构的方法。提供一半导体基底，具有一第一区域及一第二区域，其中该第二区域的沟槽密度低于该第一区域。在该半导体基底上形成一第一介电层，以覆盖该第一及该第二区域的该沟槽。以特定的研磨浆进行一第一化学机械研磨，以降低该第一介电层的厚度。接着清洗该第一介电层。以该特定的研磨浆进行一第二化学机械研磨，以移除该沟槽外的该第一介电层，因此降低该第一及该第二区域表面间的高低差。本发明所述平坦化半导体结构的方法，可降低高沟槽密度区及低沟槽密度区间的阶梯高度差。

公开(公告)号：CN102147820A

公开(公告)日：2011-08-10

申请号：CN201010546487.5

申请日：2010-11-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈笔聪 ,  池明辉 ,  谢艮轩 ,  王伟龙 ,  黄文俊 ,  刘如淦 ,  高蔡胜 ,  杨稳儒 ,  张广兴 ,  严永松

IPC: G06F17/50

CPC classification number: G06F17/5081

Abstract: 本发明涉及一种分解集成电路布局的方法以及储存有多个计算机指令的计算机可读取媒体。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。

公开(公告)号：CN100375268C

公开(公告)日：2008-03-12

申请号：CN200510109276.4

申请日：2005-10-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴振诚 ,  陈盈淙 ,  陈笔聪 ,  卢永诚

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L21/7682 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体结构及其形成方法，所述半导体结构包含：一第一层间介电层，覆盖一基底；一第一金属层；多个第二层间介电层，覆盖该第一层间介电层；以及多个第二金属层，每一第二金属层覆盖第二层间介电层其中之一。不烘烤该第一层间介电层，其中该第一层间介电层具有一k值约介于2.5至3.0之间，一孔洞尺寸约小于10，以及一硬度约大于1.5Gpa。烘烤第二层间介电层，因此该第二层间介电层具有一k值约小于2.5，一孔洞尺寸约大于10，以及一硬度约小于1.5Gpa。此半导体结构减少等离子烘烤时的等离子电荷损害。

公开(公告)号：CN100578742C

公开(公告)日：2010-01-06

申请号：CN200610007823.2

申请日：2006-02-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈盈淙 ,  卢永诚 ,  吴振诚 ,  陈笔聪

IPC: H01L21/3105 ,  H01L21/762

CPC classification number: H01L21/31053 ,  H01L22/20

Abstract: 本发明提供一种平坦化半导体结构的方法。提供一半导体基底，具有一第一区域及一第二区域，其中该第二区域的沟槽密度低于该第一区域。在该半导体基底上形成一第一介电层，以覆盖该第一及该第二区域的该沟槽。以特定的研磨浆进行一第一化学机械研磨，以降低该第一介电层的厚度。接着清洗该第一介电层。以该特定的研磨浆进行一第二化学机械研磨，以移除该沟槽外的该第一介电层，因此降低该第一及该第二区域表面间的高低差。本发明所述平坦化半导体结构的方法，可降低高沟槽密度区及低沟槽密度区间的阶梯高度差。

公开(公告)号：CN100375248C

公开(公告)日：2008-03-12

申请号：CN200410103761.6

申请日：2004-12-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黎丽萍 ,  章勋明 ,  陈笔聪 ,  卢永诚

IPC: H01L21/31 ,  H01L21/469

CPC classification number: H01L21/02126 ,  H01L21/02203 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/02304 ,  H01L21/02362 ,  H01L21/31695 ,  H01L23/3192 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/19041 ,  H01L2924/00

Abstract: 本发明提供一种异质低介电常数质材与其形成方法。该异质低介电常数质材包括主要层与次要层，其中主要层包括具有第一低介电常数的第一低介电常数材料，次要层包括具有第二低介电常数的第二低介电常数材料，次要层直接与主要层邻接，且第二低介电常数大于第一低介电常数0.1以上。本发明提供的异质低介电常数质材，可更有效控制金属材料与基底表面之间的寄生电容，并能提高对机械或热应力制程的抵挡，避免造成膜的分层、剥离与碎裂。

公开(公告)号：CN1790661A

公开(公告)日：2006-06-21

申请号：CN200510109276.4

申请日：2005-10-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴振诚 ,  陈盈淙 ,  陈笔聪 ,  卢永诚

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L21/7682 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体结构及其形成方法，所述半导体结构包含：一第一层间介电层，覆盖一基底；一第一金属层；多个第二层间介电层，覆盖该第一层间介电层；以及多个第二金属层，每一第二金属层覆盖第二层间介电层其中之一。不烘烤该第一层间介电层，其中该第一层间介电层具有一k值约介于2.5至3.0之间，一孔洞尺寸约小于10，以及一硬度约大于1.5Gpa。烘烤第二层间介电层，因此该第二层间介电层具有一k值约小于2.5，一孔洞尺寸约大于10，以及一硬度约小于1.5Gpa。此半导体结构减少等离子烘烤时的等离子电荷损害。

公开(公告)号：CN103383934B

公开(公告)日：2017-05-03

申请号：CN201310058729.X

申请日：2013-02-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖志明 ,  黄文俊 ,  刘如淦 ,  陈笔聪

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/76816 ,  H01L23/5283 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了用于半导体器件的互连结构。互连结构包括包含第一金属线的第一金属层。互连结构包括位于第一金属层上方的介电层。介电层包含电耦合至第一金属线的第一子通孔和电耦合至第一子通孔的第二子通孔。第二子通孔不同于第一子通孔。互连结构包括位于介电层上方的第二金属层。第二金属层包含电耦合至第二子通孔的第二金属线。没有其他金属层位于第一金属层和第二金属层之间。

公开(公告)号：CN102147821B

公开(公告)日：2013-01-09

申请号：CN201010546498.3

申请日：2010-11-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈笔聪 ,  池明辉 ,  谢艮轩 ,  王伟龙 ,  黄文俊 ,  刘如淦 ,  高蔡胜 ,  杨稳儒 ,  张广兴 ,  严永松

IPC: G06F17/50

CPC classification number: G06F17/5081

Abstract: 本发明涉及一种分解集成电路布局的方法。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。

公开(公告)号：CN1652309A

公开(公告)日：2005-08-10

申请号：CN200410103761.6

申请日：2004-12-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黎丽萍 ,  章勋明 ,  陈笔聪 ,  卢永诚

IPC: H01L21/31 ,  H01L21/469

CPC classification number: H01L21/02126 ,  H01L21/02203 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/02304 ,  H01L21/02362 ,  H01L21/31695 ,  H01L23/3192 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/19041 ,  H01L2924/00

Abstract: 本发明提供一种异质低介电常数质材与其形成方法。该异质低介电常数质材包括主要层与次要层，其中主要层包括具有第一低介电常数的第一低介电常数材料，次要层包括具有第二低介电常数的第二低介电常数材料，次要层直接与主要层邻接，且第二低介电常数大于第一低介电常数0.1以上。本发明提供的异质低介电常数质材，可更有效控制金属材料与基底表面之间的寄生电容，并能提高对机械或热应力制程的抵挡，避免造成膜的分层、剥离与碎裂。