公开(公告)号：CN103443916B

公开(公告)日：2016-03-02

申请号：CN201280012341.X

申请日：2012-03-09

Applicant: 日立化成株式会社

Inventor： 田村匡史 ,  川崎沙织 ,  若林昭彦 ,  铃木邦司 ,  坪松良明

IPC: H01L23/12 ,  H05K3/20 ,  H05K3/34

CPC classification number: H05K3/4682 ,  H01L21/4857 ,  H01L23/49822 ,  H01L24/73 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/81385 ,  H01L2225/06568 ,  H01L2924/15311 ,  H01L2924/15331 ,  H05K3/0097 ,  H05K3/3436 ,  H05K2201/10674 ,  H05K2203/1536 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 本发明提供能够应对高密度化且可靠性也优异的半导体元件搭载用封装基板的制法等。该半导体元件搭载用封装基板的制造方法等具有如下工序：准备层叠有第1载体金属箔、第2载体金属箔和基体金属箔的多层金属箔，与基材进行层叠而形成芯基板的工序；在前述多层金属箔的第1载体金属箔与第2载体金属箔之间，物理剥离第1载体金属箔的工序；在第2载体金属箔上形成第1图案镀层的工序；在第1图案镀层上形成绝缘层、导体电路和层间连接而形成层叠体的工序；将层叠体和载体金属箔一起从芯基板分离的工序；以及通过蚀刻而形成埋入电路或立体电路的工序。

公开(公告)号：CN103443916A

公开(公告)日：2013-12-11

申请号：CN201280012341.X

申请日：2012-03-09

Applicant: 日立化成株式会社

Inventor： 田村匡史 ,  川崎沙织 ,  若林昭彦 ,  铃木邦司 ,  坪松良明

IPC: H01L23/12 ,  H05K3/20 ,  H05K3/34

CPC classification number: H05K3/4682 ,  H01L21/4857 ,  H01L23/49822 ,  H01L24/73 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/81385 ,  H01L2225/06568 ,  H01L2924/15311 ,  H01L2924/15331 ,  H05K3/0097 ,  H05K3/3436 ,  H05K2201/10674 ,  H05K2203/1536 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 本发明提供能够应对高密度化且可靠性也优异的半导体元件搭载用封装基板的制法等。该半导体元件搭载用封装基板的制造方法等具有如下工序：准备层叠有第1载体金属箔、第2载体金属箔和基体金属箔的多层金属箔，与基材进行层叠而形成芯基板的工序；在前述多层金属箔的第1载体金属箔与第2载体金属箔之间，物理剥离第1载体金属箔的工序；在第2载体金属箔上形成第1图案镀层的工序；在第1图案镀层上形成绝缘层、导体电路和层间连接而形成层叠体的工序；将层叠体和载体金属箔一起从芯基板分离的工序；以及通过蚀刻而形成埋入电路或立体电路的工序。