公开(公告)号：CN106797082B

公开(公告)日：2019-07-30

申请号：CN201580055635.4

申请日：2015-10-28

申请人： 迪睿合株式会社

发明人： 塚尾怜司

IPC分类号： H01R11/01 ,  H01B5/16

CPC分类号： H01L24/32 ,  C08K3/08 ,  C08K9/02 ,  C08K2201/001 ,  C09J7/10 ,  C09J9/02 ,  C09J2201/602 ,  C09J2203/326 ,  C09J2205/102 ,  H01B1/22 ,  H01L24/13 ,  H01L24/27 ,  H01L24/29 ,  H01L24/73 ,  H01L24/83 ,  H01L2224/13644 ,  H01L2224/27001 ,  H01L2224/27003 ,  H01L2224/2711 ,  H01L2224/27462 ,  H01L2224/27464 ,  H01L2224/2929 ,  H01L2224/29339 ,  H01L2224/29344 ,  H01L2224/29347 ,  H01L2224/29355 ,  H01L2224/29357 ,  H01L2224/29364 ,  H01L2224/2939 ,  H01L2224/294 ,  H01L2224/29444 ,  H01L2224/29455 ,  H01L2224/29499 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/83101 ,  H01L2224/83851 ,  H01L2224/83862 ,  H01L2224/83874 ,  H01L2924/14 ,  H01R4/04 ,  H01L2924/00014 ,  H01L2924/0665

摘要： 本发明提供一种各向异性导电膜，即使连接微间距的连接端子的情况下，也能够抑制短路的发生，并且使导电粒子被各连接端子充分捕捉，提高导通可靠性。该各向异性导电膜具有导电粒子(2)排列成一列的导电粒子单元(3)、或导电粒子(2)排列成一列的导电粒子单元(3)和单独的导电粒子(2a)在绝缘粘接剂层(4)中被配置成格子状的结构。选自相邻的导电粒子单元(3)和单独的导电粒子(2a)中的导电粒子彼此的最接近距离(La)为导电粒子(2，2a)的粒径的0.5倍以上。

公开(公告)号：CN105283948B

公开(公告)日：2019-07-16

申请号：CN201480002131.1

申请日：2014-09-10

申请人： 迪睿合株式会社

发明人： 小山太一

IPC分类号： H01L23/488 ,  H01L23/29 ,  H01L25/065 ,  H01L21/78 ,  H01L21/56 ,  H01L21/683 ,  H01L21/60 ,  C09J7/40 ,  C09J11/06 ,  C09J133/16 ,  C09J163/02

CPC分类号： C09J163/00 ,  C08G59/4215 ,  C08L63/00 ,  C09D133/066 ,  C09J133/20 ,  H01L21/563 ,  H01L21/6836 ,  H01L23/293 ,  H01L24/13 ,  H01L24/16 ,  H01L24/27 ,  H01L24/29 ,  H01L24/32 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/68377 ,  H01L2224/13025 ,  H01L2224/13111 ,  H01L2224/13147 ,  H01L2224/16146 ,  H01L2224/16227 ,  H01L2224/16238 ,  H01L2224/27003 ,  H01L2224/271 ,  H01L2224/2919 ,  H01L2224/29191 ,  H01L2224/2929 ,  H01L2224/29291 ,  H01L2224/29387 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73104 ,  H01L2224/81191 ,  H01L2224/81193 ,  H01L2224/81203 ,  H01L2224/81204 ,  H01L2224/81815 ,  H01L2224/83191 ,  H01L2224/83204 ,  H01L2224/83862 ,  H01L2224/92 ,  H01L2224/9211 ,  H01L2224/9212 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2924/0635 ,  H01L2924/0665 ,  H01L2924/186 ,  H01L2924/01082 ,  H01L2924/01083 ,  H01L2924/01047 ,  H01L2924/01029 ,  H01L2924/01051 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/05442 ,  H01L2924/05341 ,  H01L2924/0549 ,  H01L2924/0532 ,  H01L2924/0102 ,  H01L2924/0544 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2224/27 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2224/11 ,  H01L21/78 ,  C08L33/16

摘要： 提供一种能够实现无空隙安装及良好的焊料接合性的底部填充材料以及使用该底部填充材料的半导体装置的制造方法。采用一种底部填充材料，其含有环氧树脂、酸酐、丙烯树脂和有机过氧化物，在60℃以上100℃以下的任意温度，显示非宾厄姆流动性，动态粘弹性测定中的储存弹性率G’在10E＋02rad/s以下的角频率区域具有拐点，该拐点以下的角频率中的储存弹性率G’为10E＋05Pa以上10E＋06Pa以下。由此，能够实现无空隙安装及良好的焊料接合性。

公开(公告)号：CN104916619B

公开(公告)日：2019-07-12

申请号：CN201410444601.1

申请日：2014-09-03

申请人： 东芝存储器株式会社

发明人： 河崎一茂 ,  栗田洋一郎

IPC分类号： H01L23/522 ,  H01L21/768

CPC分类号： H01L25/18 ,  H01L21/563 ,  H01L21/76898 ,  H01L23/295 ,  H01L23/3128 ,  H01L23/3135 ,  H01L24/03 ,  H01L24/09 ,  H01L24/19 ,  H01L24/20 ,  H01L24/73 ,  H01L24/80 ,  H01L24/81 ,  H01L24/92 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/02317 ,  H01L2224/02372 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/05026 ,  H01L2224/05571 ,  H01L2224/08146 ,  H01L2224/11002 ,  H01L2224/12105 ,  H01L2224/13024 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/1703 ,  H01L2224/17181 ,  H01L2224/2929 ,  H01L2224/29298 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73251 ,  H01L2224/73253 ,  H01L2224/73259 ,  H01L2224/80203 ,  H01L2224/80357 ,  H01L2224/80862 ,  H01L2224/80895 ,  H01L2224/9202 ,  H01L2224/9222 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06544 ,  H01L2225/06565 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/11 ,  H01L2224/80001 ,  H01L2224/81 ,  H01L2924/014

摘要： 本发明提供一种可以降低贯通电极部分的寄生电容的半导体装置及其制造方法。第2芯片层叠在第1芯片的第1配线层侧。第2芯片包含：第2半导体层，具有与第1配线层对向的第2电路面、及第2电路面的相反侧的第2背面；第2配线层，设置在第2电路面并与第1芯片的第1配线层连接；及第2贯通电极，贯通第2半导体层而设置，并连接于第2配线层。第3芯片层叠在第2芯片的第2背面侧。第3芯片包含：第3半导体层，具有第3电路面、及与第2芯片对向的第3背面；第3配线层，设置在第3电路面；及第3贯通电极，贯通第3半导体层而设置，连接于第3配线层，并且利用凸块而连接于第2芯片的第2贯通电极。

公开(公告)号：CN104779215B

公开(公告)日：2019-07-05

申请号：CN201510018605.8

申请日：2015-01-14

申请人： 三星电子株式会社

发明人： 崔允硕 ,  权赫万 ,  赵汊济 ,  赵泰济

IPC分类号： H01L23/12

CPC分类号： H01L23/481 ,  H01L23/3128 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L24/17 ,  H01L24/32 ,  H01L24/73 ,  H01L24/92 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/071 ,  H01L25/074 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05553 ,  H01L2224/05568 ,  H01L2224/0557 ,  H01L2224/06134 ,  H01L2224/06136 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/92125 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06544 ,  H01L2225/06562 ,  H01L2924/13091 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/00

摘要： 本公开提供了一种堆叠式半导体封装件，该堆叠式半导体封装件由于堆叠在下芯片上的上半导体芯片的特征而使得对下半导体芯片的设计限制最小化。该堆叠式半导体封装件包括：下芯片，其具有设置有多个穿通电极的穿通电极区域；以及至少一个上芯片，其堆叠在下芯片上并且具有设置有对应于多个穿通电极的多个接合焊盘的焊盘区域。所述焊盘区域沿着将上芯片的有源表面二等分的中心轴线设置。设置上芯片的焊盘区域的中心轴线布置在从下芯片的有源表面在纵向上的中心轴线移位的位置。

公开(公告)号：CN106024738B

公开(公告)日：2019-05-31

申请号：CN201610183355.8

申请日：2016-03-28

申请人： 意法半导体公司

发明人： G·迪玛尤加 ,  J·塔利多

IPC分类号： H01L23/48 ,  H01L23/498 ,  H01L21/50

CPC分类号： H01L21/486 ,  H01L21/4857 ,  H01L23/13 ,  H01L23/3121 ,  H01L23/3128 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49838 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/04042 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48228 ,  H01L2224/73265 ,  H01L2924/14 ,  H01L2924/1434 ,  H01L2924/15153 ,  H01L2924/15311 ,  H01L2924/15313 ,  H01L2224/48227 ,  H01L2924/00012 ,  H01L2924/00014

摘要： 本披露涉及具有倾斜侧壁的半导体器件及相关方法。一种半导体器件可以包括多层互连板，该多层互连板以堆叠关系具有下部导电层、电介质层以及上部导电层。该电介质层可以具有形成的凹陷，该凹陷具有底部以及从该底部向上延伸的倾斜侧壁。该上部导电层可以包括跨该倾斜侧壁延伸的多条上部导电迹线，并且该下部导电层可以包括多条下部导电迹线。该半导体器件可以包括在该下部导电层与该上部导电层之间延伸的多个过孔、在该凹陷中由该多层互连板承载的IC、将该多条上部导电迹线耦接至该IC的多条键合接线以及与该IC相邻并与该多层互连板的多个部分相邻的包封材料。

公开(公告)号：CN109755234A

公开(公告)日：2019-05-14

申请号：CN201811042077.X

申请日：2018-09-07

申请人： 三星电机株式会社

发明人： 李桢日 ,  李政昊 ,  金镇洙 ,  赵俸紸

IPC分类号： H01L25/16 ,  H01L23/498 ,  H01L23/31

CPC分类号： H01L23/49822 ,  H01L21/481 ,  H01L21/4853 ,  H01L21/4857 ,  H01L21/486 ,  H01L24/13 ,  H01L24/16 ,  H01L24/24 ,  H01L24/25 ,  H01L24/32 ,  H01L24/73 ,  H01L2224/13147 ,  H01L2224/16057 ,  H01L2224/18 ,  H01L2224/24101 ,  H01L2224/24227 ,  H01L2224/244 ,  H01L2224/25171 ,  H01L2224/32227 ,  H01L2224/73 ,  H01L2224/73209 ,  H01L2224/73267 ,  H01L2924/15153

摘要： 本发明提供了一种扇出型半导体封装件，所述扇出型半导体封装件包括框架、半导体芯片、第一金属凸块、第二金属凸块、包封剂以及连接构件。框架包括绝缘层、布线层和连接过孔层，并且包括具有止挡层的凹入部。半导体芯片具有连接焊盘并设置在凹入部中以使无效表面面对止挡层。第一金属凸块设置在连接焊盘上。第二金属凸块设置在布线层的最上布线层上。包封剂覆盖框架、半导体芯片以及第一金属凸块和第二金属凸块中的每个的至少部分并且填充凹入部的至少部分。连接构件设置在框架和半导体芯片的有效表面上并且包括通过第一金属凸块和第二金属凸块电连接到连接焊盘和最上布线层的重新分布层。

公开(公告)号：CN106057745B

公开(公告)日：2018-12-28

申请号：CN201610191252.6

申请日：2016-03-30

申请人： 钰桥半导体股份有限公司

发明人： 林文强 ,  王家忠

IPC分类号： H01L23/16 ,  H01L23/31 ,  H01L23/498 ,  H01L21/50 ,  H01L21/56

CPC分类号： H01L25/0655 ,  H01L21/486 ,  H01L21/561 ,  H01L21/568 ,  H01L21/6835 ,  H01L21/6836 ,  H01L23/16 ,  H01L23/3121 ,  H01L23/367 ,  H01L23/373 ,  H01L23/3731 ,  H01L23/3735 ,  H01L23/3736 ,  H01L23/42 ,  H01L23/4334 ,  H01L23/5389 ,  H01L23/544 ,  H01L24/16 ,  H01L24/19 ,  H01L24/20 ,  H01L24/32 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L24/92 ,  H01L24/97 ,  H01L25/50 ,  H01L2221/68318 ,  H01L2221/68359 ,  H01L2221/68372 ,  H01L2221/68386 ,  H01L2223/54426 ,  H01L2223/54486 ,  H01L2224/04105 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/26175 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/73253 ,  H01L2224/73267 ,  H01L2224/81005 ,  H01L2224/81203 ,  H01L2224/81207 ,  H01L2224/81815 ,  H01L2224/83005 ,  H01L2224/8314 ,  H01L2224/92225 ,  H01L2224/92244 ,  H01L2224/97 ,  H01L2924/15313 ,  H01L2924/3025 ,  H01L2924/3511 ,  H01L2224/81 ,  H01L2224/83

摘要： 本发明提出一种设有加强层且整合有双路由电路的半导体组件，半导体元件及第一路由电路位于加强层的贯穿开口中，而第二路由电路延伸进入加强层贯穿开口外的区域。该加强层所具有的机械强度可避免阻体发生弯翘情况。该第一路由电路可将半导体元件的垫尺寸及垫间距放大，而该第二路由电路不仅可提供进一步的扇出线路结构，其亦可将第一路由电路与加强层机械接合。

公开(公告)号：CN109004086A

公开(公告)日：2018-12-14

申请号：CN201810744219.0

申请日：2014-06-25

申请人： 瑞萨电子株式会社

发明人： 铃木哲广

IPC分类号： H01L43/02 ,  H01L27/22 ,  H01L23/552

CPC分类号： H01L43/02 ,  G11C11/16 ,  H01L23/552 ,  H01L24/73 ,  H01L27/228 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2924/181 ,  Y10T428/1107 ,  H01L2924/00012 ,  H01L2924/00014

摘要： 提供一种半导体封装，包括：基底材料；安装在基底材料上的具有磁阻存储器的半导体芯片；布置在半导体芯片的上表面上的第一磁屏蔽；密封半导体芯片和第一磁屏蔽的密封树脂。第一磁屏蔽具有在第一面内方向上的磁化作为剩余磁化、包括具有第一磁性层和第一非磁性层的叠层膜。第一磁性层具有面内磁各向异性，第一非磁性层相对于第一磁性层感应界面磁各向异性。第一磁屏蔽响应于在第一垂直方向上向其施加磁场来产生在磁化方向上的垂直分量。第一磁屏蔽还包括：直接设置在具有第一非磁性层和形成在第一非磁性层上的第一磁性层的叠层膜上的中间层；直接形成在中间层上并具有面内磁各向异性的第三磁性层，中间层防止相对于第三磁性层感应界面磁各向异性。

公开(公告)号：CN104576572B

公开(公告)日：2018-12-11

申请号：CN201410497513.8

申请日：2014-09-25

申请人： 意法半导体(格勒诺布尔2)公司

发明人： D·奥谢尔 ,  Y·安布斯

IPC分类号： H01L23/46 ,  H01L23/498

CPC分类号： H05K7/20 ,  H01L23/473 ,  H01L23/49816 ,  H01L24/16 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L25/105 ,  H01L2224/16237 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1094 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/18161 ,  H05K1/0201 ,  H05K1/0203 ,  H05K1/111 ,  H05K1/14 ,  H05K1/181 ,  H05K2201/064 ,  H01L2924/00014

摘要： 本公开涉及包括电子装置和电子系统的集成电路芯片。一种电子装置，包括由绝缘材料制成、并且具有电连接网络的衬底晶片。集成电路芯片安装至衬底晶片的顶侧。衬底晶片包含内部导管。导管由位于衬底晶片的顶侧中的沟槽所覆盖。沟槽包含例如为流体的导热材料。与沟槽偏离的、在衬底晶片的顶侧中的开口允许在集成电路和电连接网络之间形成电连接。

公开(公告)号：CN108933110A

公开(公告)日：2018-12-04

申请号：CN201810042720.2

申请日：2018-01-17

申请人： 爱思开海力士有限公司

发明人： 李承烨 ,  朴真敬

IPC分类号： H01L23/31 ,  H01L23/498 ,  H01L25/07

CPC分类号： H01L25/0652 ,  H01L24/32 ,  H01L24/33 ,  H01L24/48 ,  H01L24/73 ,  H01L25/18 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/33181 ,  H01L2224/48091 ,  H01L2224/48106 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73215 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2225/06586 ,  H01L2924/1434

摘要： 包括层叠的芯片的半导体封装。一种半导体封装可包括第一芯片层叠物，该第一芯片层叠物包括层叠在封装基板上的第一芯片。该半导体封装可包括第二芯片层叠物，该第二芯片层叠物包括层叠在封装基板上的第二芯片。该半导体封装可包括设置在第一芯片层叠物和第二芯片层叠物上的第三芯片。