公开(公告)号：CN112216696B

公开(公告)日：2024-07-12

申请号：CN201911280167.7

申请日：2019-12-13

申请人： 爱思开海力士有限公司

发明人： 李建泳 ,  金宣荣

IPC分类号： H10B12/00 ,  H01L29/08 ,  H01L29/10

摘要： 公开了一种竖直层叠的3D存储器件，并且该存储器件可以包括：位线，其从衬底竖直地延伸，包括第一竖直部分和第二竖直部分；竖直有源层，其被配置为围绕位线的第一竖直部分和第二竖直部分；字线，其被配置为围绕竖直有源层和位线的第一竖直部分；以及电容器，其与字线在竖直方向上间隔开，并被配置为围绕竖直有源层和位线的第二竖直部分。

公开(公告)号：CN113948531B

公开(公告)日：2024-10-29

申请号：CN202110300855.6

申请日：2021-03-22

申请人： 爱思开海力士有限公司

发明人： 李建泳 ,  金昶汉 ,  尹盛铉

IPC分类号： H10B51/30 ,  H10B51/20

摘要： 本申请涉及半导体装置以及该半导体装置的制造方法。一种半导体装置包括：层叠结构，其包括多个导电层以及分别插置在导电层之间的多个间隙；沟道层，其穿过层叠结构；铁电层，其围绕沟道层的侧壁；以及多个第一介电图案，其分别插置在铁电层和导电层之间。间隙在多个第一介电图案之间延伸。

公开(公告)号：CN113690247B

公开(公告)日：2024-10-18

申请号：CN202110011497.7

申请日：2021-01-06

申请人： 爱思开海力士有限公司

发明人： 李在吉 ,  李建泳 ,  刘香根

IPC分类号： H10B51/30 ,  H10B51/20

摘要： 本公开提供了一种包含铁电层的三维结构的半导体器件。根据本公开实施例的半导体器件包括衬底以及设置在衬底上方的栅极结构。栅极结构包括孔图案，该孔图案包括在垂直于衬底的表面的方向上延伸的中心轴线。栅极结构包括沿着中心轴线交替地层叠的栅电极层与层间绝缘层。该半导体器件包括：铁电层，其在孔图案内与栅电极层的侧壁表面相邻地设置；以及沟道层，其在孔图案内与铁电层相邻地设置。在这种情况下，栅电极层和层间绝缘层中的一个相对于栅电极层和层间绝缘层中的另一个朝向孔图案的中心轴线突出。

公开(公告)号：CN116896896A

公开(公告)日：2023-10-17

申请号：CN202211465513.0

申请日：2022-11-22

申请人： 爱思开海力士有限公司

发明人： 李建泳 ,  金尚秀 ,  陈尚完

IPC分类号： H10B43/27 ,  H10B43/35 ,  H10B41/27 ,  H10B41/35

摘要： 本公开涉及半导体存储器设备和半导体存储器设备的制造方法。一种半导体存储器设备包括：第一栅极堆叠结构，包括在垂直方向上交替堆叠的第一层间绝缘层和第一导电层；穿入第一栅极堆叠结构的虚设垂直通道；在虚设垂直通道的两侧处穿入第一栅极堆叠结构的下部垂直通道；第二栅极堆叠结构，包括在垂直方向上交替堆叠在第一栅极堆叠结构上的第二层间绝缘层和第二导电层；部分地穿入第二栅极堆叠结构的第一选择线隔离结构；连接到下部垂直通道、同时穿入第二栅极堆叠结构的上部垂直通道；以及在垂直方向上与虚设垂直通道重叠的第二选择线隔离结构，第二选择线隔离结构穿入第二栅极堆叠结构的一部分。

公开(公告)号：CN111883538B

公开(公告)日：2023-07-07

申请号：CN201911120031.X

申请日：2019-11-15

申请人： 爱思开海力士有限公司

发明人： 李建泳 ,  金兑京

IPC分类号： H10B43/20 ,  H10B43/40 ,  H01L23/544

摘要： 半导体存储器装置的制造方法。一种制造半导体存储器装置的方法包括：处理包括第一对准标记和第一结构的第一基板；处理包括第二对准标记和第二结构的第二基板；将第一基板和第二基板定向为使得第一结构和第二结构彼此面对；以及通过使用第一对准标记和第二对准标记控制第一结构和第二结构之间的对准，以将第一结构与第二结构联接。

公开(公告)号：CN106504985B

公开(公告)日：2020-10-13

申请号：CN201610326845.9

申请日：2016-05-17

申请人： 爱思开海力士有限公司

发明人： 桂祯涉 ,  金载盛 ,  金兑谦 ,  李建泳

IPC分类号： H01L21/28 ,  H01L27/108 ,  H01L21/8242 ,  H01L27/11 ,  H01L27/105 ,  H01L21/8244 ,  H01L21/8239

摘要： 一种用于制造半导体结构的方法，包括：准备半导体衬底，半导体衬底包括存储单元区域和外围电路区域；在存储单元区域中的半导体衬底中形成掩埋字线；在存储单元区域中的半导体衬底之上形成位线结构；在外围电路区域和存储单元区域中形成电介质层；在存储单元区域中的电介质层中形成第一开口；在第一开口中填充硅填充物；在外围电路区域中的电介质层中形成第二开口；在第二开口的侧壁之上形成侧壁间隔物；凹进硅填充物以形成硅插塞，其中，硅插塞填充第一开口的下部；以及在硅插塞的顶表面之上形成第一金属硅化物，以及同时地在第二开口的下部形成第二金属硅化物。

公开(公告)号：CN112652630A

公开(公告)日：2021-04-13

申请号：CN202010653916.2

申请日：2020-07-08

申请人： 爱思开海力士有限公司

发明人： 李建泳 ,  金宣荣 ,  李在吉

IPC分类号： H01L27/11568 ,  H01L27/11582

摘要： 本技术包括半导体存储器装置和操作半导体存储器装置的方法。该半导体存储器装置包括：堆叠，其包括导电图案和绝缘图案；沟道结构，其穿透该堆叠；以及存储器图案，其在导电图案与沟道结构之间。该存储器图案包括阻挡图案、隧道图案、存储图案和铁电图案。

公开(公告)号：CN112216696A

公开(公告)日：2021-01-12

申请号：CN201911280167.7

申请日：2019-12-13

申请人： 爱思开海力士有限公司

发明人： 李建泳 ,  金宣荣

IPC分类号： H01L27/108 ,  H01L29/08 ,  H01L29/10 ,  H01L21/8242

摘要： 公开了一种竖直层叠的3D存储器件，并且该存储器件可以包括：位线，其从衬底竖直地延伸，包括第一竖直部分和第二竖直部分；竖直有源层，其被配置为围绕位线的第一竖直部分和第二竖直部分；字线，其被配置为围绕竖直有源层和位线的第一竖直部分；以及电容器，其与字线在竖直方向上间隔开，并被配置为围绕竖直有源层和位线的第二竖直部分。

公开(公告)号：CN111883538A

公开(公告)日：2020-11-03

申请号：CN201911120031.X

申请日：2019-11-15

申请人： 爱思开海力士有限公司

发明人： 李建泳 ,  金兑京

IPC分类号： H01L27/11578 ,  H01L27/11573 ,  H01L23/544

摘要： 半导体存储器装置的制造方法。一种制造半导体存储器装置的方法包括：处理包括第一对准标记和第一结构的第一基板；处理包括第二对准标记和第二结构的第二基板；将第一基板和第二基板定向为使得第一结构和第二结构彼此面对；以及通过使用第一对准标记和第二对准标记控制第一结构和第二结构之间的对准，以将第一结构与第二结构联接。

公开(公告)号：CN110053844A

公开(公告)日：2019-07-26

申请号：CN201910035377.3

申请日：2019-01-15

申请人： 爱思开海力士有限公司

发明人： 李建泳 ,  林相俊 ,  金欢喜 ,  金炫佑 ,  文再梵 ,  李相佶

IPC分类号： B65D5/48 ,  B65D85/86

摘要： 本发明公开了一种被配置为包装半导体器件的中子屏蔽包装体。中子屏蔽包装体通过在半导体器件的空运期间与中子碰撞来减少在半导体器件中引起的电离总剂量TID缺陷。中子屏蔽包装体包括氢和硼。