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公开(公告)号:CN108061851A
公开(公告)日:2018-05-22
申请号:CN201711061532.6
申请日:2017-11-02
申请人: 德克萨斯仪器股份有限公司
发明人: W·普拉迪普
IPC分类号: G01R31/3185
CPC分类号: G01R31/31707 , G01R31/31723 , G01R31/3177 , G01R31/318385 , G01R31/318547 , G01R31/318597
摘要: 本申请公开了用于测试插入点的方法和装置。描述的示例包括向组合电路提供K位的测试数据(902)的方法。该方法进一步包括使用组合电路生成N位的测试数据,其中N大于K(904)。该方法进一步包括向被测模块提供N位的测试数据(906)。
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公开(公告)号:CN102841308B
公开(公告)日:2017-03-01
申请号:CN201210206994.3
申请日:2012-06-21
申请人: 拉碧斯半导体株式会社
发明人: 伊藤博昭
IPC分类号: G01R31/3185
CPC分类号: G01R31/318552 , G01R31/318547 , G01R31/318563
摘要: 本发明提供一种能够在短时间内精度良好地检测跳变扫描测试中的跳变故障的半导体集成电路。在半导体集成电路(1)中,构成为在高速时钟工作块(高速时钟组)和低速时钟工作块(低速时钟组)这样的工作频率不同的块间配置扫描链,在半导体集成电路(1)的跳变扫描测试的获取工作时,利用跳变扫描用时钟控制电路(7)停止向低速时钟组的扫描FF供给的时钟。由此,不需要低速时钟组的扫描FF中的信号屏蔽。
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公开(公告)号:CN104950241A
公开(公告)日:2015-09-30
申请号:CN201410126238.9
申请日:2014-03-31
申请人: 联发科技(新加坡)私人有限公司
IPC分类号: G01R31/28
CPC分类号: G01R31/3177 , G01R31/31704 , G01R31/318544 , G01R31/318547 , G01R31/318552 , G01R31/318583 , G01R31/318594 , G06F17/505 , G06F2217/14
摘要: 本发明揭露一种集成电路及在集成电路中建立扫描测试架构的方法。集成电路包含多个电路模块。每一电路模块包含时钟控制单元、第一管线单元、串行压缩扫描电路与第二管线单元。时钟控制单元根据测试时钟产生第一扫描时钟。第一管线单元根据第一扫描时钟将测试输入信号转换成第一数据。串行压缩扫描电路根据第一数据和测试时钟而产生第二数据。第二管线单元根据扫描时钟将第二数据转换成测试输出信号。上述电路模块中每一者的第一扫描时钟独立于其他电路模块的第一扫描时钟,从而可降低时序分析与调整的困难度和成本。
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公开(公告)号:CN101821641B
公开(公告)日:2013-09-04
申请号:CN200980000264.4
申请日:2009-09-01
申请人: 新诺普系统公司
发明人: 彼得·沃尔 , 约翰·A·威库考斯基 , 弗瑞德里克·J·纽费克斯
IPC分类号: G01R31/3183 , G01R31/304
CPC分类号: G01R31/3177 , G01R31/318547
摘要: 扫描测试以及扫描压缩是实现成本降低以及运送品质的关键。在更加复杂的设计中,新的瑕疵类型需要增加的压缩。然而,增加的未知(X)值密度减低了有效率的压缩。一扫描压缩方法可达到对于任何未知值的任何密度的非常高压缩以及完全涵盖率。所描述的技术可完全地并入所述的测试用设计(DFT)以及自动化测试型样产生(ATPG)流程中。比起其他方法,在工业设计上来自使用这些技术的结果展现了一致且可预测的优势。
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公开(公告)号:CN102841308A
公开(公告)日:2012-12-26
申请号:CN201210206994.3
申请日:2012-06-21
申请人: 拉碧斯半导体株式会社
发明人: 伊藤博昭
IPC分类号: G01R31/3185
CPC分类号: G01R31/318552 , G01R31/318547 , G01R31/318563
摘要: 本发明提供一种能够在短时间内精度良好地检测跳变扫描测试中的跳变故障的半导体集成电路。在半导体集成电路(1)中,构成为在高速时钟工作块(高速时钟组)和低速时钟工作块(低速时钟组)这样的工作频率不同的块间配置扫描链,在半导体集成电路(1)的跳变扫描测试的获取工作时,利用跳变扫描用时钟控制电路(7)停止向低速时钟组的扫描FF供给的时钟。由此,不需要低速时钟组的扫描FF中的信号屏蔽。
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公开(公告)号:CN102305912A
公开(公告)日:2012-01-04
申请号:CN201110217099.7
申请日:2011-07-29
申请人: 清华大学
IPC分类号: G01R31/319
CPC分类号: G01R31/318547
摘要: 本发明公开了一种数据可压缩的低功耗集成电路测试装置及其方法,所述装置包括:扫描森林、异或门网络、输出选择电路、第一控制寄存器和第二控制寄存器;其中,所述扫描森林,包括多个扫描输入端和多个相互连接的扫描触发器组,所述扫描输入端连接第一个扫描触发器组中的所有扫描触发器,各扫描触发器组中的所有扫描触发器连接上一扫描触发器组中扫描触发器的输出端;所述异或门网络中的每个异或门的输入端与扫描森林的最后一组扫描触发器组中的扫描触发器输出端相连;所述输出选择电路连接异或门网络;本发明能够减少电路中结点的跳变,降低功耗,同时能够实现测试响应数据的压缩。
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公开(公告)号:CN101849192A
公开(公告)日:2010-09-29
申请号:CN200980000168.X
申请日:2009-08-31
申请人: 新思科技有限公司
发明人: E·吉茨达尔斯基
IPC分类号: G01R31/28 , G01R31/3181 , G01R31/3183 , G01R31/3177
CPC分类号: G01R31/318547
摘要: 描述了用于合成和/或实现增强型多模式压缩器的方法和装置。
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公开(公告)号:CN101617242A
公开(公告)日:2009-12-30
申请号:CN200880005513.4
申请日:2008-02-21
申请人: 美光科技公司
发明人: 本杰明·路易 , 斯科特·N·加策迈尔 , 亚当·约翰逊 , 弗朗姬·F·鲁帕尔瓦尔
IPC分类号: G01R31/3185 , G11C29/40
CPC分类号: G01R31/318547 , G11C29/1201 , G11C29/40 , G11C29/48 , G11C2029/3202
摘要: 本发明提供一种用于测试存储器阵列和/或逻辑电路的I/O压缩设备,其由从所述存储器阵列/逻辑电路输出经压缩测试数据的可选择的压缩电路组成。I/O扫描寄存器耦合到每一I/O垫以用于响应于测试模式选择信号、测试数据输入以及测试时钟而将串行数据转换为并行以及将并行数据转换为串行。
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公开(公告)号:CN100526900C
公开(公告)日:2009-08-12
申请号:CN03810936.0
申请日:2003-05-14
申请人: 因芬尼昂技术股份公司
IPC分类号: G01R31/30 , G01R31/3185 , G01R31/3181 , G01R31/3183
CPC分类号: G01R31/3183 , G01R31/31813 , G01R31/318547
摘要: 本案提出一种用于测试具有功能性组件的数字模块的系统。该等功能性组件被分为具有输入与输出的测试单元(3);测试图样乃被应用至该测试单元(3)的输入,而产生的测试响应乃于该测试单元(3)输出被计算。接着,在一测试单元(3)的各输入的变化并不会完全对一测试组件(3)的一特定输出产生作用;对该测试单元(3)的每一输出而言,可定义一锥体(5),其顶点乃由该测试单元(3)的特定输出所形成,而其基部则包含该测试单元(3)的输入,其中该特定输出仅受到该等输入变化影响。应用至该测试单元(3)输入的该测试图样的长度乃小于或等于在锥体(5)基部中的测试单元(3)输入的数量。
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公开(公告)号:CN1231767C
公开(公告)日:2005-12-14
申请号:CN01804078.0
申请日:2001-12-04
IPC分类号: G01R31/28 , G01R31/3183 , G01R31/319
CPC分类号: G01R31/318547 , G01R31/31917 , G01R31/31922 , G01R31/31924
摘要: 一基于事件的测试系统,能生成用于测试扫描设计的半导体设备的扫描矢量而不要求大容量的扫描存储器。该测试系统包括一事件存储器,用于存储各个事件的定时数据和事件类型数据,其中定时数据是由用于定义一测试矢量的许多(log2N)数据位来表示的、一事件生成器,用于使用事件存储器中的时间数据和事件类型数据生成事件,以及提供在事件存储器和事件生成器之间的模式改变电路,用于改变在用于生成测试矢量的标准模式与扫描模式之间的信号通道,所述扫描模式通过当事件存储器中的事件类型数据表示一预定字时检测该扫描模式生成扫描矢量。在该测试系统中,许多(log2N)数据位的每一位定义2N个扫描矢量,以及2N个数据位以串行方式提供给事件生成器,由此在事件存储器的每个入口产生2N个扫描矢量。
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