公开(公告)号：CN103227175B

公开(公告)日：2017-03-01

申请号：CN201310018792.0

申请日：2013-01-18

申请人： 精工半导体有限公司

发明人： 井上亚矢子 ,  津村和宏

IPC分类号： H01L27/115 ,  G11C16/06

CPC分类号： H01L29/788 ,  G11C16/0408 ,  H01L28/20 ,  H01L29/7884

摘要： 非易失性半导体存储装置。本发明的目的是提供一种能够提高写入特性的P沟道型非易失性半导体存储装置。本发明的P沟道型非易失性半导体存储装置是在控制栅连接电阻元件而形成的。利用与控制栅连接的电阻元件的延迟效应使控制栅电位上升，以抵消通过写入而注入的热电子引起的浮栅下降。由此，能够防止在写入时与DAHE的产生量下降有关的夹断点-漏间的电场变弱，能够提高写入特性。

公开(公告)号：CN103503141A

公开(公告)日：2014-01-08

申请号：CN201180069313.7

申请日：2011-03-15

申请人： 惠普发展公司 ,  有限责任合伙企业

发明人： R·V·维拉维列斯 ,  P·I·米库兰

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11524 ,  B41J2/04541 ,  B41J2/04586 ,  G11C16/10 ,  H01L21/28273 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/7884

摘要： 一种存储器单元，包括漏极、沟道和浮动栅极。沟道包围漏极并且包括围绕漏极的第一圆形闭合曲线结构。浮动栅极位于沟道之上并且包括沟道之上的第二圆形闭合曲线结构。

公开(公告)号：CN103887311A

公开(公告)日：2014-06-25

申请号：CN201310575138.X

申请日：2013-11-15

申请人： 爱思开海力士有限公司

发明人： 朴圣根

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11517 ,  H01L27/092 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11541 ,  H01L27/11546 ,  H01L27/11558 ,  H01L29/42324 ,  H01L29/7881 ,  H01L29/7884

摘要： 非易失性存储器件包括浮置栅极，其形成在衬底上；接触插塞，其形成在该浮置栅极的第一侧，并设置为平行该浮置栅极，且具有限定于其间的间隙；和间隔物，其形成在该浮置栅极的侧壁上，并填充该间隙，其中该接触插塞与该浮置栅极具有足够大的重迭面积，以致能该接触插塞操作如用于该浮置栅极的控制栅极。

公开(公告)号：CN103227175A

公开(公告)日：2013-07-31

申请号：CN201310018792.0

申请日：2013-01-18

申请人： 精工电子有限公司

发明人： 井上亚矢子 ,  津村和宏

IPC分类号： H01L27/115 ,  G11C16/06

CPC分类号： H01L29/788 ,  G11C16/0408 ,  H01L28/20 ,  H01L29/7884

摘要： 非易失性半导体存储装置。本发明的目的是提供一种能够提高写入特性的P沟道型非易失性半导体存储装置。本发明的P沟道型非易失性半导体存储装置是在控制栅连接电阻元件而形成的。利用与控制栅连接的电阻元件的延迟效应使控制栅电位上升，以抵消通过写入而注入的热电子引起的浮栅下降。由此，能够防止在写入时与DAHE的产生量下降有关的夹断点-漏间的电场变弱，能够提高写入特性。

公开(公告)号：CN106033758B

公开(公告)日：2019-07-09

申请号：CN201510106006.1

申请日：2015-03-11

申请人： 力晶科技股份有限公司

发明人： 宋达 ,  许正源 ,  赵坚铭 ,  陈辉煌

IPC分类号： H01L27/11521 ,  H01L21/28 ,  H01L21/306 ,  H01L21/308 ,  H01L21/3213 ,  H01L29/12 ,  H01L21/336 ,  H01L29/788

CPC分类号： H01L29/7884 ,  H01L21/30625 ,  H01L21/3081 ,  H01L21/32139 ,  H01L27/11521 ,  H01L29/125 ,  H01L29/40114 ,  H01L29/66553 ,  H01L29/66825

摘要： 本发明公开一种非挥发性存储器及其制造方法，该存储器包括基底、第一导体层、第二导体层、图案化硬掩模层、第三导体层、第一掺杂区及第二掺杂区。第一导体层与第二导体层彼此分离设置于基底上。图案化硬掩模层设置于第一导体层上，且暴露出第一导体层的尖端。第三导体层设置于第一导体层远离第二导体层的一侧的基底上。第三导体层位于部分第一导体层上并覆盖尖端，且第三导体层与第一导体层相互隔离。第一掺杂区设置于第三导体层下方的基底中。第二掺杂区设置于第二导体层远离第一导体层的一侧的基底中。

公开(公告)号：CN101490837B

公开(公告)日：2010-09-29

申请号：CN200780026229.0

申请日：2007-07-12

申请人： 日本优尼山帝斯电子股份有限公司 ,  国立大学法人东北大学

发明人： 舛冈富士雄 ,  中村广记

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/11521 ,  G11C16/0416 ,  G11C16/10 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/11582 ,  H01L29/7884 ,  H01L29/7889 ,  H01L29/7926

摘要： 本发明的课题为提供一种非易失性半导体存储器，其由利用了避免写入速度和读取速度的下降的岛状半导体层的侧壁的存储单元构成。为了解决上述课题，上述非易失性半导体存储器在半导体衬底上形成岛状半导体层，该岛状半导体层具有下列构成而组成非易失性半导体存储单元，即：漏极扩散层，其形成于岛状半导体层上部；源极扩散层，其形成于岛状半导体层下部；电荷蓄积层，其隔着栅极绝缘膜而形成于夹置在漏极扩散层和源极扩散层的侧壁的沟道区域上；以及控制栅极，其形成于电荷蓄积层上。将该非易失性半导体存储单元以阵列状排列且将连接于漏极扩散层的比特线布线于列方向，将控制栅极线布线于行方向，将连接于源极扩散层的源极线布线于列方向，其中，上述非易失性半导体存储器是按每规定数的控制栅极线形成连接于源极线的共用源极线，该共用源极线由金属形成，将该共用源极线布线于行方向。

公开(公告)号：CN109686393A

公开(公告)日：2019-04-26

申请号：CN201811156414.8

申请日：2018-09-30

申请人： 三星电子株式会社

发明人： 申晧荣 ,  吴明姬

IPC分类号： G11C16/10 ,  G11C16/08 ,  G11C16/24

CPC分类号： G11C16/10 ,  G11C7/04 ,  G11C11/4074 ,  G11C16/0425 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/24 ,  G11C16/30 ,  G11C16/3418 ,  G11C2216/04 ,  H01L29/42328 ,  H01L29/7884

摘要： 一种闪存设备包括第一存储器单元、第二存储器单元、行解码器和偏置发生器。第一存储器单元是所选存储器单元，第二存储器单元是与连接到第一存储器单元的位线连接的未选存储器单元。行解码器控制要施加到第一存储器单元的字线电压并控制要施加到第二存储器单元的未选源极线电压。偏置发生器基于随环境温度而改变的第一字线晶体管的阈值电压来生成字线电压，并基于所选位线的电压电平来生成未选源极线电压。

公开(公告)号：CN103887311B

公开(公告)日：2018-06-01

申请号：CN201310575138.X

申请日：2013-11-15

申请人： 爱思开海力士有限公司

发明人： 朴圣根

IPC分类号： H01L27/115

CPC分类号： H01L27/11517 ,  H01L27/092 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11541 ,  H01L27/11546 ,  H01L27/11558 ,  H01L29/42324 ,  H01L29/7881 ,  H01L29/7884

摘要： 非易失性存储器件包括浮置栅极，其形成在衬底上；接触插塞，其形成在该浮置栅极的第一侧，并设置为平行该浮置栅极，且具有限定于其间的间隙；和间隔物，其形成在该浮置栅极的侧壁上，并填充该间隙，其中该接触插塞与该浮置栅极具有足够大的重迭面积，以致能该接触插塞操作如用于该浮置栅极的控制栅极。

公开(公告)号：CN101490837A

公开(公告)日：2009-07-22

申请号：CN200780026229.0

申请日：2007-07-12

申请人： 日本优尼山帝斯电子股份有限公司 ,  国立大学法人东北大学

发明人： 舛冈富士雄 ,  中村广记

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/11521 ,  G11C16/0416 ,  G11C16/10 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/11582 ,  H01L29/7884 ,  H01L29/7889 ,  H01L29/7926

摘要： 本发明的课题为提供一种非易失性半导体存储器，其由利用了避免写入速度和读取速度的下降的岛状半导体层的侧壁的存储单元构成。为了解决上述课题，上述非易失性半导体存储器在半导体衬底上形成岛状半导体层，该岛状半导体层具有下列构成而组成非易失性半导体存储单元，即：漏极扩散层，其形成于岛状半导体层上部；源极扩散层，其形成于岛状半导体层下部；电荷蓄积层，其隔着栅极绝缘膜而形成于夹置在漏极扩散层和源极扩散层的侧壁的沟道区域上；以及控制栅极，其形成于电荷蓄积层上。将该非易失性半导体存储单元以阵列状排列且将连接于漏极扩散层的比特线布线于列方向，将控制栅极线布线于行方向，将连接于源极扩散层的源极线布线于列方向，其中，上述非易失性半导体存储器是按每规定数的控制栅极线形成连接于源极线的共用源极线，该共用源极线由金属形成，将该共用源极线布线于行方向。

公开(公告)号：CN100505267C

公开(公告)日：2009-06-24

申请号：CN200510082120.1

申请日：2005-06-29

申请人： 三星电子株式会社

发明人： 金龙希

IPC分类号： H01L27/105 ,  H01L27/115 ,  H01L21/8239 ,  H01L21/8247

CPC分类号： H01L29/7884 ,  H01L27/11526 ,  H01L27/11531 ,  H01L29/42324

摘要： 本发明涉及非易失性半导体存储器及其制造方法。在具有存储单元阵列区和用于给存储单元阵列区提供电压的耦合带区的一种非易失性半导体存储器中，在存储单元阵列区中，沿行方向形成多条字线和多条源极线，并且在两条字线之间形成一条源极线。在耦合带区中，字线和源极线沿行方向延伸并且在不从存储单元阵列区的字线和源极线分离的情况下与其共线，以及每条字线和源极线中具有字线接触和源极线接触。