公开(公告)号：CN115528032A

公开(公告)日：2022-12-27

申请号：CN202211246952.2

申请日：2022-10-12

申请人： 华虹半导体(无锡)有限公司

发明人： 王德鑫 ,  马强 ,  米琳 ,  宁威 ,  高骏 ,  吴志涛 ,  韩笑

IPC分类号： H01L27/115 ,  H01L27/11521 ,  H01L27/11524

摘要： 本申请提供一种改善字线多晶硅层研磨后硬掩模层厚度均匀性的方法，包括：提供一衬底，衬底分为核心区和外围区，核心区上形成有多个闪存栅结构；沉积硬掩模层，覆盖核心区和外围区；刻蚀硬掩模层，在核心区的硬掩模层中形成多个条状沟槽；沉积字线多晶硅层，覆盖硬掩模层并填满多个条状沟槽；研磨字线多晶硅层和硬掩模层至硬掩模层的厚度比预定厚度多出预留部分时终止；实施浸泡工艺去除硬掩模层的预留部分。通过先将硬掩模层研磨至比预定厚度多出预留部分再实施浸泡工艺去除该预留部分的方式，提高字线多晶硅层研磨后硬掩模层厚度的均匀性，减少后续刻蚀硬掩模层时硬掩模层的残留。

公开(公告)号：CN115425027A

公开(公告)日：2022-12-02

申请号：CN202211261382.4

申请日：2022-10-14

申请人： 华虹半导体(无锡)有限公司

发明人： 吴志涛 ,  李志国 ,  徐杰 ,  刘志斌 ,  孙峥

IPC分类号： H01L27/11521 ,  H01L21/336

摘要： 一种闪存结构的形成方法，包括：提供衬底；在所述衬底表面形成存储栅材料层；对所述存储栅材料层进行第一图形化处理，在所述存储栅材料层内形成相互分立且暴露出所述衬底的字线栅开口和两个源漏开口，所述两个源漏开口分别位于所述字线栅开口两侧，以所述字线栅开口和所述源漏开口之间的存储栅材料层形成存储栅结构；在所述字线栅开口和所述源漏开口内形成初始字线栅结构；对所述初始字线栅结构进行第二图形化处理，以去除所述源漏开口内的所述初始字线栅结构，在所述字线栅开口内形成字线栅结构，避免了因套刻误差造成的两个存储栅结构的差异，进而提高了闪存结构的性能稳定性。

公开(公告)号：CN115411046A

公开(公告)日：2022-11-29

申请号：CN202211064569.5

申请日：2022-08-31

申请人： 上海华虹宏力半导体制造有限公司

发明人： 汤志林 ,  梁海林 ,  付永琴 ,  王卉 ,  曹子贵

IPC分类号： H01L27/11521 ,  H01L27/11531

摘要： 本发明提供了一种分栅快闪存储器的制备方法，包括：提供衬底，在衬底上形成两个对称设置的浮栅层及位于两个浮栅层之间的源线层；在浮栅层外侧的衬底上依次形成第一氧化层及字线材料层，字线材料层覆盖第一氧化层；除去部分字线材料层，剩余的字线材料层构成字线层，第一氧化层未被字线层覆盖的部分构成阻挡层，第一氧化层被字线层覆盖的部分构成遂穿氧化层；采用湿法刻蚀工艺减薄所述阻挡层的至少部分厚度，以减小侧向侵蚀在阻挡层内形成的缺口，进而有效减少阻挡层内的缺口对介质层及插塞的不良影响，避免所述缺口导致的插塞填充不良甚至丢失，提高所述分栅快闪存储器的良率。

公开(公告)号：CN115411043A

公开(公告)日：2022-11-29

申请号：CN202210433816.8

申请日：2022-04-24

申请人： 上海华虹宏力半导体制造有限公司

发明人： 王旭峰 ,  于涛 ,  李冰寒

IPC分类号： H01L27/11521 ,  H01L27/11548 ,  H01L29/423 ,  H01L21/28

摘要： 本发明提供了一种分栅快闪存储单元及其制备方法，包括：衬底；第一分栅结构和第二分栅结构，位于所述衬底上，且均包括由下至上排列的浮栅及擦除栅，所述擦除栅覆盖所述浮栅的部分顶面；源线层，位于所述第一分栅结构和所述第二分栅结构之间，且包括电性连接的两个第一部分和位于两个所述第一部分之间的第二部分，每个所述第一部分覆盖对应的所述浮栅的剩余顶面并向上延伸至覆盖对应的所述擦除栅的侧面，且所述第二部分覆盖所述衬底；源区，位于所述第二部分下方的所述衬底内，且与所述第二部分电性连接。本发明简化了互连工艺和制备工艺、降低源极接触电阻及利于缩小分栅快闪存储单元面积。

公开(公告)号：CN115377005A

公开(公告)日：2022-11-22

申请号：CN202210850702.3

申请日：2022-07-19

申请人： 台湾积体电路制造股份有限公司

发明人： 金雅琴 ,  林崇荣 ,  林本坚 ,  王玺钧

IPC分类号： H01L21/8234 ,  H01L27/11517 ,  H01L27/11521

摘要： 一种半导体装置、其制造方法与使用其的感测方法，半导体装置包含半导体鳍、隔离结构、栅极结构、源极/漏极结构、感测触点、感测垫结构及读取触点。半导体鳍包含通道区及位于通道区相对两侧的源极/漏极区。隔离结构横向围绕半导体鳍。栅极结构位于半导体鳍的通道区上方。源极/漏极结构分别位于半导体鳍的源极/漏极区上方。感测触点位于隔离结构正上方且与栅极结构相邻。感测垫结构连接至感测触点。读取触点位于隔离结构正上方且与栅极结构相邻。

公开(公告)号：CN115332265A

公开(公告)日：2022-11-11

申请号：CN202211137593.7

申请日：2022-09-19

申请人： 长江存储科技有限责任公司

发明人： 颜元 ,  朱文琪 ,  艾义明 ,  黎瑶敏 ,  杨永刚

IPC分类号： H01L27/11568 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11556 ,  H01L21/268

摘要： 本申请提供了一种三维存储器及其制备方法、存储系统、电子设备，涉及半导体芯片技术领域，用于解决三维存储器中沟道结构凸出叠层结构的部分容易出现倾倒或坍塌的问题。三维存储器的制备方法包括：提供三维阵列结构；三维阵列结构包括衬底，及设置在所述衬底一侧的叠层结构；形成贯穿叠层结构并延伸至衬底内的多个沟道结构，沟道结构的延伸至所述衬底内的部分为目标部分，沟道结构包括存储功能层和沟道层；去除衬底，暴露沟道结构的目标部分；对目标部分的沟道层进行第一次镭射处理；刻蚀目标部分的存储功能层，以暴露沟道层；形成源极层，源极层与暴露的沟道层接触。上述三维存储器的制备方法用于实现数据的读取和写入操作。

公开(公告)号：CN115312523A

公开(公告)日：2022-11-08

申请号：CN202211071166.3

申请日：2022-08-31

申请人： 华虹半导体(无锡)有限公司

发明人： 何应春 ,  顾林 ,  王虎 ,  江志兴 ,  吴青 ,  杨耀华

IPC分类号： H01L27/11517 ,  H01L27/11521

摘要： 本申请公开了一种存储器件，包括：衬底，其上形成有隧道介质层，该隧道介质层上形成有多个栅极结构，衬底中形成有SAS掺杂区，SAS掺杂区形成于衬底的预定区域，该预定区域位于栅极结构之间；层间介质层，其形成于衬底上，层间介质层覆盖衬底、隧道介质层和栅极结构；接触孔，其形成于层间介质层中，接触孔的底部和SAS掺杂区接触，从俯视角度观察，接触孔为椭圆形。本申请通过将存储器件中，与SAS掺杂区相接触的接触孔设置为截面为椭圆形，从而增加了该接触孔的工艺窗口，改善其形貌，在一定程度上提高了器件的可靠性和良率。

公开(公告)号：CN115295528A

公开(公告)日：2022-11-04

申请号：CN202210954083.2

申请日：2019-08-30

申请人： 台湾积体电路制造股份有限公司

发明人： 黄品绮 ,  方建章 ,  薛荣鋐

IPC分类号： H01L23/538 ,  H01L27/11521 ,  H01L21/768

摘要： 一种半导体装置及其制造方法，半导体装置包含栅极结构于基材上。介电膜堆叠于栅极结构和基材上，介电膜堆叠包含，第一层间介电层于基材与和栅极结构上，阻障层于第一层间介电层上，以及第二层间介电层于阻障层上。以及延伸穿过介电膜堆叠的接触，其中接触侧壁的上部具有第一斜度。接触侧壁的下部具有不同于第一斜度的第二斜度，以及自第一斜度至第二斜度的转折，转折存于延伸穿过阻障层的接触的部分。

公开(公告)号：CN114927527B

公开(公告)日：2022-11-04

申请号：CN202210850397.8

申请日：2022-07-20

申请人： 合肥晶合集成电路股份有限公司

发明人： 杨家诚 ,  葛峰 ,  许静

IPC分类号： H01L27/11521 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11582

摘要： 本发明提供一种闪存器件、存储单元及其制造方法，所述存储单元包括衬底，垂直于衬底的第一立体沟道及第二立体沟道；相对设于第一立体沟道的两端的第一漏端及第一源端，相对设于第二立体沟道的两端的第二漏端及第二源端；至少部分环绕第一立体沟道的第一存储结构，至少部分环绕第二立体沟道的第二储存结构；覆盖第一存储结构及第二储存结构的栅极结构；以及，位于第一源端及第二源端之间的源线。本发明中，通过在垂直于衬底的方向设置的沟道结构、存储结构、源端、漏端及栅极结构，使得所形成的存储单元可占用较少的衬底面积，以此提高单位面积内设置存储单元的数量，即提高存储密度。

公开(公告)号：CN111370414B

公开(公告)日：2022-11-04

申请号：CN202010301046.2

申请日：2020-04-16

申请人： 上海华虹宏力半导体制造有限公司

发明人： 曹启鹏 ,  王卉

IPC分类号： H01L27/11521 ,  H01L21/336

摘要： 本发明提供的一种分栅快闪存储器及其制备方法，所述分栅快闪存储器的制备方法包括以下步骤：提供一半导体衬底，所述半导体衬底上形成有字线栅极以及覆盖所述字线栅极的硬掩模层(SIN层)，所述字线栅极的端面暴露在刻蚀环境中；在所述字线栅极的端面处形成侧墙结构，所述侧墙结构覆盖了所述端面；湿法去除所述硬掩模层。本发明通过在所述字线栅极的端面处形成侧墙结构，所述侧墙结构覆盖了所述端面，避免了后续在湿法去除覆盖所述字线栅极的硬掩模层时，误刻蚀共享字线和控制栅极之间的SIN层导致在端面处出现的共享字线和控制栅极之间空洞的问题，避免了共享字线和控制栅极之间发生短路，进而解决了分栅快闪存储器的失效的问题。