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    SMART BRIDGE FOR MEMORY CORE
    3.
    发明公开
    SMART BRIDGE FOR MEMORY CORE 有权
    INTELLIGENTEBRÜCKEFÜRSPEICHERKERN

    公开(公告)号：EP2726986A1

    公开(公告)日：2014-05-07

    申请号：EP12732924.1

    申请日：2012-06-21

    申请人： SanDisk Technologies Inc.

    发明人： D'ABREU, Manuel Antonio ,  SKALA, Stephen ,  PANTELAKIS, Dimitris ,  NAIR, Radhakrishnan ,  PANCHOLI, Deepak

    IPC分类号： G06F11/10 ,  G06F12/02 ,  G06F13/16

    CPC分类号： G11C5/02 ,  G06F11/1048 ,  G06F11/1068 ,  G06F11/1072 ,  G06F13/1668 ,  G11C14/0063 ,  G11C16/10 ,  G11C16/26 ,  G11C29/04 ,  G11C2029/0411 ,  Y02D10/14

    摘要： An apparatus includes a first semiconductor device including a memory core, such as a NAND flash memory core. The apparatus also includes a second semiconductor device including periphery circuitry associated with the memory core. The second semiconductor device may include a second serializer/deserializer communication interface coupled to a first serializer/deserializer communication interface of a memory controller. Another apparatus includes a first memory die including a first memory core, a second memory die including a second memory core, and a periphery die coupled to the first memory die and to the second memory die. The periphery die includes periphery circuitry corresponding to the first memory core and periphery circuitry corresponding to the second memory core. The periphery die is responsive to a memory controller and configured to initiate a first memory operation at the first memory core and a second memory operation at the second memory core.

    摘要翻译： 一种装置包括包括NAND快闪存储器核心的第一半导体器件。 该装置还包括第二半导体器件，其包括与NAND闪速存储器核心相关联的外围电路。

    Floating gate nonvolatile memory circuits and methods
    4.
    发明公开
    Floating gate nonvolatile memory circuits and methods 审中-公开
    非易失性浮栅存储器的电路和方法

    公开(公告)号：EP1575057A3

    公开(公告)日：2010-03-31

    申请号：EP05251276.1

    申请日：2005-03-03

    申请人： LINEAR TECHNOLOGY CORPORATION

    发明人： Simko, Richard T.

    IPC分类号： G11C16/10 ,  G11C14/00

    CPC分类号： G11C16/10 ,  G11C14/00 ,  G11C14/0063 ,  G11C19/00 ,  G11C2216/10

    摘要： The present invention includes innovative circuits and methods for implementing nonvolatile memories. In one embodiment, the present invention includes a method of operating a nonvolatile memory in two phases. During a first time period, a voltage is applied across nonvolatile memory element. During a second time period, a voltage is coupled through at least one capacitor to charge pump the initial voltage to a level sufficient for programming or erasing the memory element. Innovative techniques are employed to ensure that other devices in the system do not experience voltages in excess of device breakdown voltages. Additionally, embodiments of the present invention may be implemented on a simple manufacturing process.

    CIRCUIT MÉMOIRE ADAPTÉ À METTRE EN OEUVRE DES OPÉRATIONS DE CALCUL
    5.
    发明公开
    CIRCUIT MÉMOIRE ADAPTÉ À METTRE EN OEUVRE DES OPÉRATIONS DE CALCUL 审中-公开
    存储电路适应于执行计算操作

    公开(公告)号：EP3252774A1

    公开(公告)日：2017-12-06

    申请号：EP17172088.1

    申请日：2017-05-19

    申请人： Commissariat à l'Energie Atomique et aux Energies Alternatives

    发明人： NOEL, Jean-Philippe ,  AKYEL, Kaya Can

    IPC分类号： G11C7/10 ,  G11C11/417

    CPC分类号： G11C16/10 ,  G11C7/1006 ,  G11C11/412 ,  G11C11/417 ,  G11C14/0063 ,  G11C14/009 ,  G11C16/24

    摘要： L'invention concerne un circuit mémoire adapté à mettre en oeuvre des opérations de calcul, comportant :
    des cellules mémoires (10 i,j ) agencées en lignes et en colonnes, chaque cellule comportant :
    - un noeud (BLTI) de stockage d'un bit de donnée,
    - un transistor de lecture (T3) relié par sa grille au noeud de stockage (BLTI), et
    - un transistor de sélection (T4) en série avec le transistor de lecture (T3) entre un noeud (VGNDT) de référence et une piste conductrice de sortie (RBLT) commune à toutes les cellules d'une même colonne ;

    et un circuit de contrôle (14) configuré pour activer simultanément les transistors de sélection (T4) d'au moins deux cellules (10 i,j , 10 i+1,j ) d'une même colonne, et pour lire sur la piste conductrice de sortie (RBLT) de la colonne une valeur représentative du résultat d'une opération logique ayant pour opérandes les données des deux cellules (10 i,j , 10i +1,j ).

    摘要翻译： 本发明涉及一种适于执行计算操作的存储器电路，包括：以行和列排列的存储器单元（10i，j），每个单元包括：节点（BLTI），用于存储位 数据， - 在与节点之间的读出晶体管（T3）（VGNDT）参考系列的选择晶体管（T4） - 通过其栅极连接到所述存储节点（BLTI），和读出晶体管（T3） 和同一列的所有单元共用的输出导电轨迹（RBLT）; 和控制电路（14），被配置用于同时激活同一列中的至少两个小区（10I，J，10 i + 1的，j）的选择晶体管（T4），并在导电轨道上读 输出（RBLT）表示其操作数两个单元（10i，j，10i + 1，j）的数据的逻辑操作的结果的值。

    ZERO POWER HIGH SPEED PROGRAMMABLE CIRCUIT DEVICE ARCHITECTURE
    8.
    发明授权
    ZERO POWER HIGH SPEED PROGRAMMABLE CIRCUIT DEVICE ARCHITECTURE 失效
    低功耗可编程高速电路架构

    公开(公告)号：EP0693217B1

    公开(公告)日：2000-05-10

    申请号：EP95908799.0

    申请日：1995-02-02

    申请人： ATMEL CORPORATION

    发明人： PATHAK, Saroj ,  PAYNE, James, E.

    IPC分类号： G11C11/34 ,  G11C16/04 ,  H03K19/177

    CPC分类号： G11C14/00 ,  G11C14/0063

    摘要： A non-volatile, low, and zero power, high speed self-sensing programmable device and architecture including a non-volatile self-sensing cell. The non-volatile self-sensing cell is connected out of the speed path of the programmable device, permitting rapid, non-volatile programming and reading operations to be conducted. According to one version, two self-sensing cells are provided with a means for selecting one of the cells for programming or read operation. Each non-volatile self-sensing cell includes a latch having cross-coupled, pull-up transistors and non-volatile pull-down cells. The cross-coupled pull-up transistors are field effect transistors having gates which are connected to the opposite sources of the cross-coupled pull-up transistors.

    Method of programming nonvolatile memory
    10.
    发明公开
    Method of programming nonvolatile memory 审中-公开
    编程非易失性存储器的方法

    公开(公告)号：EP2575139A3

    公开(公告)日：2017-11-29

    申请号：EP12168805.5

    申请日：2012-05-22

    申请人： eMemory Technology Inc.

    发明人： Hsiao, Kai-Yuan ,  Lee, Wen-Yuan ,  Ting, Yun-Jen ,  Liu, Cheng-Jye ,  Sun, Wein-Town

    IPC分类号： G11C16/04 ,  H01L29/792 ,  H01L27/04

    CPC分类号： G11C16/0466 ,  G11C14/00 ,  G11C14/0063 ,  G11C16/0416 ,  H01L27/11565 ,  H01L29/792

    摘要： Each memory cell (10) of a plurality of memory cells (130A-130I) of a memory has a well, source (132) and drain (133) regions, a storage layer (135), and a gate (131). The memory cells (130A-130I) are in a matrix. Same column drain regions (133) connect to the same bit line (110A-110C), same row gates (131) connect to the same word line (100A-100C), and same column source regions (132) connect to the same source line (120A-120C). The memory (10) is programmed by applying a first voltage to a word line (100A-100C) electrically connected to a memory cell (130E) of the plurality of memory cells (10), applying a second voltage different from the first voltage by at least a programming threshold to a bit line (110A-110C) electrically connected to the memory cell (130E), applying a third voltage different from the first voltage by at least the programming threshold to a source line (120A-120C) electrically connected to the memory cell (130E), and applying a substrate voltage to the plurality of memory cells (10, 130E).

    摘要翻译： 存储器的多个存储器单元（130A-130I）中的每个存储器单元（10）具有阱，源极（132）和漏极（133）区域，存储层（135）和栅极（131）。 存储器单元（130A-130I）在矩阵中。 相同的列漏极区（133）连接到相同的位线（110A-110C），同一行栅极（131）连接到相同的字线（100A-100C），并且相同的列源极区（132）连接到相同的源极 线（120A-120C）。 通过向与多个存储器单元（10）的存储器单元（130E）电连接的字线（100A-100C）施加第一电压，通过施加与第一电压不同的第二电压来对存储器（10） 对电连接到所述存储器单元（130E）的位线（110A-110C）施加至少编程阈值，将与所述第一电压不同的第三电压施加至少所述编程阈值到电连接到所述存储器单元（130E）的源极线（120A-120C） 到存储器单元（130E），并且将衬底电压施加到多个存储器单元（10,130E）。