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公开(公告)号：EP2179508A1
公开(公告)日：2010-04-28
申请号：EP08787018.4
申请日：2008-08-07
发明人： SORNIN, Nicolas , ORIFAMMA, Davide
IPC分类号： H03M3/02
摘要： A sigma-delta modulator for forming a digital output signal representative of a voltage level of an input signal, the sigma delta modulator having a node arranged to receive a current flow that is representative of the voltage level of the input signal and on whose voltage the digital output signal is dependent, the sigma-delta modulator comprising a plurality of capacitive elements for smoothing the current flow, each capacitive element being connected at one end to the node and at its other end to a respective switch unit and a plurality of switch units, each switch unit being arranged to connect the respective one of the capacitive elements to either a first voltage level or a second voltage level in dependence on the voltage at the node so as to provide feedback that affects the voltage at the node.
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公开(公告)号：EP1834407B1
公开(公告)日：2010-03-24
申请号：EP05820670.7
申请日：2005-12-14
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公开(公告)号：EP2056461A1
公开(公告)日：2009-05-06
申请号：EP07792809.1
申请日：2007-08-21
发明人： AIBA, Yusuke
IPC分类号： H03M3/02
摘要： The present invention provides a continuous-time delta-sigma modulator which is configured with an SC (SCR) feedback DA (103) for improving tolerance to jitter for a clock signal and operates stably by maintaining a certain feedback amount without being influenced by a change in a production process thereof or an operating temperature condition thereof. By adjusting a reference voltage Vref that determines an output voltage of the SC feedback DA (103), it is possible to feed back a certain amount of charge from the SC feedback DA (103) to a loop filter (101). Thereby, operation of the delta-sigma modulator is stabilized.
摘要翻译： 本发明提供一种连续时间Δ-Σ调制器，其配置有用于改善对时钟信号的抖动容限的SC（SCR）反馈DA（103），并且通过维持一定的反馈量而不受变化的影响而稳定地操作 在其生产过程中或其工作温度条件下。 通过调整确定SC反馈DA（103）的输出电压的参考电压Vref，可以将来自SC反馈DA（103）的一定量的电荷反馈到环路滤波器（101）。 因此，Δ-Σ调制器的操作是稳定的。
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公开(公告)号：EP1347579B1
公开(公告)日：2006-10-11
申请号：EP02290696.0
申请日：2002-03-20
发明人： Oliaei, Omid
IPC分类号： H03M3/02
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公开(公告)号：EP1347579A1
公开(公告)日：2003-09-24
申请号：EP02290696.0
申请日：2002-03-20
申请人： MOTOROLA, INC.
发明人： Oliaei, Omid
IPC分类号： H03M3/02
摘要： An analogue-to-digital sigma-delta modulator for converting analogue input signals to digital output signals comprises a feedback path (1, 101, 201) for producing analogue feedback signals that are a function of the digital output signals (y, Y), an ' N '-stage (' N '≥2) integrator path (9 to 14, 109 to 114) for integrating analogue difference signals that are a difference function of the input signal and the analogue feedback signals, and a quantizer (3, 103) responsive to the signals integrated by the integrator means (9 to 14, 109 to 114) for producing the digital output signals (y, Y) at clock intervals. The feedback path includes 'N' feedback stages (15 to 17, 115 to 117) for respective integrator stages (9 to 14, 109 to 114).
Each of the 'N' feedback stages (15 to 17, 115 to 117) comprises finite impulse response ('FIR') filters (15 to 19, 115 to 117), each of the FIR filters being of the same order 'M', where 'M' is at least two; at least the filter (15, 115) of the feedback stage that feeds back to the first integrator stage is a low pass filter.
The integrator stages may be discrete-time integrators; the FIR filters reduce their sensitivity to feedback voltage step changes that would cause non-linearities due to slew-rate limitations. Alternatively, the integrator stages may be continuous-time integrators; the FIR filters reduce their sensitivity to clock pulse jitters. In the embodiment shown in Figure 11, the first integrator stage (109, 110) is a continuous-time integrator stage, and the remainder of the integrator stages (11 to 14) are discrete-time integrator stages.摘要翻译： 一种用于将模拟输入信号转换成数字输出信号的模拟 - 数字Σ-Δ调制器包括用于产生作为数字输出信号（y，Y）的函数的模拟反馈信号的反馈路径（1,101,201） 用于积分作为输入信号和模拟反馈信号的差分函数的模拟差分信号的“N”级（“N"≥2）积分器路径（9至14,109至114），以及量化器（3， 103）响应于由积分器装置（9至14,109至114）积分的信号，用于以时钟间隔产生数字输出信号（y，Y）。 反馈路径包括用于各积分器级（9至14,109至114）的“N”个反馈级（15至17,115至117）。 “N”个反馈级（15〜17,115〜117）中的每一个包括有限脉冲响应（“FIR”）滤波器（15〜19,115〜117），每个FIR滤波器相同 订单'M'，其中'M'至少为2; 至少反馈到第一积分器级的反馈级的滤波器（15,115）是低通滤波器。 积分器级可以是离散时间积分器; FIR滤波器降低了对由于压摆率限制导致非线性的反馈电压阶跃变化的敏感性。 或者，积分器级可以是连续时间积分器; FIR滤波器降低了对时钟脉冲抖动的敏感性。 在图11所示的实施例中，第一积分器级（109,110）是连续时间积分器级，积分器级（11至14）的其余部分是离散时间积分器级。
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公开(公告)号：EP0719478B1
公开(公告)日：1998-07-22
申请号：EP94928088.7
申请日：1994-09-13
CPC分类号： H03H17/06 , H03H17/0614 , H03H17/0628 , H03L7/08 , H03L7/093 , H03L7/0992 , H03L2207/50 , H03M3/372 , H03M3/50
摘要： A method and apparatus for digital to analog conversion using sigma-delta modulation of the temporal spacing between digital samples. The method and apparatus of the present invention provides for sigma-delta modulation of the time base such that errors produced by nonuniform sampling are frequency-shaped to a region (i.e., shifted to higher frequencies) where they can be removed by conventional filtering techniques. In one embodiment, the digital data is interpolated by a fixed ratio and then decimated under control of a sigma-delta modulated frequency selection signal that represents, on average, the data rate of the incoming digital data stream. In another embodiment, the digital data is interpolated under control of a sigma-delta modulated frequency selection signal that represents, on average, the data rate of the incoming digital data stream and then decimated by a fixed ratio. The frequency signal selection number is modulated using an n-th order m-bit sigma-delta modulator. Data thus emerges from the interpolation/decimation process at the clock rate of the n-th order m-bit sigma-delta modulator. The method and apparatus converts the data rate of the incoming digital data stream to the data rate of the n-th order m-bit sigma-delta modulator.
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公开(公告)号：EP4352875A1
公开(公告)日：2024-04-17
申请号：EP22809999.0
申请日：2022-05-24
申请人： Anlotek Limited
CPC分类号： H03M3/402 , H03M3/344 , H03M3/454 , H03M3/37 , H03M3/372 , H03M3/40 , H03H17/0289 , H03H17/0291 , H03H9/6423 , H03H11/1221
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公开(公告)号：EP1834407A1
公开(公告)日：2007-09-19
申请号：EP05820670.7
申请日：2005-12-14
摘要： A method of Digital to Analogue conversion of an input signal Do for suppressing the effect of clock-jitter in a Delta-Sigma analogue to digital converter, or class D amplifier, comprises charging a capacitor (414) to a reference voltage value (Vref) during a first phase (φi) of a clock signal, discharging the capacitor during a second phase (φ2) of the clock signal, wherein the discharge is regulated by a biased transistor (418, 419), responsive to the voltage on the capacitor, in a first part of the second phase to provide an approximately constant discharge current, and regulated in a second part of the second phase for rapidly discharging the capacitance means before the end of the second phase; and providing an output (Ud, OUT) as a function of the discharge current and the input signal Do The output signal Ud, may be applied as a feedback signal to a loop filter in a Delta-Sigma converter Alternatively the output may represent the output of a Class D amplifier.
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9.发明公开Clock pulse generator apparatus with reduced jitter clock phase 审中-公开Taktimpulserzeugungsgerätmit reduziertem Phasenzittern
公开(公告)号：EP1538752A1
公开(公告)日：2005-06-08
申请号：EP03292967.1
申请日：2003-11-28
发明人： Ihs, Hassan
IPC分类号： H03K5/13
CPC分类号： H03K5/133 , H03K5/06 , H03K2005/00097 , H03K2005/00293 , H03L7/0805 , H03L7/0812 , H03M3/372 , H03M3/424 , H03M3/438 , H03M3/458 , H03M3/50
摘要： Clock pulse generator apparatus comprising a clock pulse generator (CLK) for generating a train of primary clock pulses having leading and trailing edges. A delay line (14) produces a train of delayed clock pulses (CLK_D) presenting delayed edges whose timing relative to corresponding edges of the primary clock pulses (CLK) is defined by the delay line. A logic circuit (15) produces a train of combined clock pulses (CLK_JF) presenting leading and trailing edges defined alternately by one of the delayed edges and the corresponding edge of the primary clock pulse, so that the combined clock pulses comprise active clock phases (ACP) having widths defined by the delay line; the variability of the widths of the active clock phases (ACP) is smaller than the variability of the positions of the leading and trailing edges of the primary clock pulses (CLK). The active clock phases (ACP) alternate with non-active clock phases (NACP) whose widths vary as a function of variation in the positions of the primary clock pulses (CLK) and absord those variations. The delay line (14) comprises a series of cascaded, substantially identical delay elements (16). A temperature and process variation circuit (22) is also described.
Application especially to continuous-time sigma-delta converters where a critical integrator (2; 10) integrates a signal over periods of time defined by the widths of the active clock phases (ACP).摘要翻译： 时钟脉冲发生器装置包括用于产生具有前沿和后沿的主时钟脉冲串的时钟脉冲发生器（CLK）。 延迟线（14）产生延迟时钟脉冲序列（CLK_D），其延迟边缘的相对于主时钟脉冲（CLK）的相应边缘的定时由延迟线限定。 逻辑电路（15）产生一系列组合的时钟脉冲（CLK_JF），其显示由主时钟脉冲的延迟边缘和对应边缘之一交替地定义的前沿和后沿，使得组合的时钟脉冲包括有源时钟相位 ACP）具有由延迟线限定的宽度; 有源时钟相位（ACP）的宽度的变化小于主时钟脉冲（CLK）的前沿和后沿的位置的可变性。 有源时钟相位（ACP）与非主动时钟相位（NACP）交替，其宽度随着主时钟脉冲（CLK）的位置变化而变化，并排除这些变化。 延迟线（14）包括一系列级联的，基本相同的延迟元件（16）。 还描述了温度和过程变化电路（22）。 特别适用于连续时间Σ-Δ转换器，其中临界积分器（2; 10）在由有效时钟相位（ACP）的宽度限定的时间段内积分信号。
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公开(公告)号：EP1085659A1
公开(公告)日：2001-03-21
申请号：EP00402559.9
申请日：2000-09-15
申请人： Atmel Grenoble S.A.
发明人： Masson, Thierry , Icord, Isabelle
CPC分类号： H03M1/0863 , H03M1/66 , H03M3/372 , H03M3/374
摘要： La présente invention concerne un convertisseur numérique-analogique en courant.
Le convertisseur reçoit en entrée une succession de bits (y(k)) d'un signal binaire et délivre en sortie, échantillonné par un signal d'horloge (H), un courant positif (+l ref ) ou négatif (-I ref ) selon l'état du bit d'entrée. Il comporte au moins un circuit de contrôle du temps d'établissement du courant de sortie (+l ref , -I ref ) du convertisseur qui comporte une capacité (C 0 ) et un circuit de charge de cette capacité commandé par le signal d'horloge. Le temps d'établissement est contrôlé par la charge d'une capacité (C 0 ) sous un courant constant (+l 0 , -l 0 ) jusqu'à une tension de référence (+V 0 , -V 0 ). Le circuit de contrôle du temps d'établissement du courant de sortie peut comporter deux tensions de référence, la capacité étant chargée puis déchargée entre ces deux tensions. Le temps d'établissement du courant de sortie est alors la somme du temps mis pour charger la capacité et du temps mis pour décharger la capacité. On peut envoyer directement le courant de charge et décharge de la capacité dans la charge de sortie (R b , C b ) du convertisseur, au moyen de commutateurs (T1, T2, T3, T4) et de miroirs de courant (Q7, Q8, Q9, Q10). On utilise alors deux capacités (C 0 , C' 0 ) que l'on charge et décharge. Pendant que l'une des capacités se charge, l'autre se décharge.
L'invention s'applique notamment pour des convertisseurs numérique-analogique du type sigma-delta.摘要翻译： 数模转换器接收二进制信号的一系列位y（k），并且通过以时钟信号（H）速率采样根据比特状态递送正（+ Iref）或负（-Iref）电流 的输入。 它包括用于控制输出电流稳定时间的电路，包括电容器（C0）和用于以恒定电流直到参考电压（+ V0，-V0）对一个电容器（C0，C0'）充电的电路，以及 建立时间等于充电时间和放电时间的总和。 电容器的充电和放电电流通过断续器（T1，T2，T3，T4）和具有晶体管（Q7，Q8）的电流镜被并入包括电阻器和电容器的输出负载（Rb，Cb） ，Q9，Q10）。 在第一实施例中，控制电路包括由时钟信号控制的断续器，其中断路器连接在正电源端子和恒流源之间，电容器，晶体管和运算放大器，其正输入端连接到参考电位 。 在第二实施例中，控制电路包括与恒流源串联的两个断流器，连接到断流器的接合点的电容器，具有由运算放大器的输出控制的基极的两个晶体管和连接到两个参考电压的正输入端。 在第三实施例中，控制电路包括用于在两个参考电压（+ V0，-V0）之间的恒定电流充电和放电电容器（C0，C0'）的电路，其中电容器（C0）连接到接合 两个晶体管（Q5，Q6）的点，具有连接到给定电位（VG）的正输入的运算放大器（71），具有公共输出的两个电流镜，其是转换器的输出，第一对断路器 T2）连接到具有晶体管（Q7，Q8）的第一电流镜，第二对断续器（T3，T4）连接到具有晶体管（Q9，Q10）的第二电流镜，并且两个电路分支由时钟 信号（H）相反，使得当电容器（C0）被充电时，电容器（C0'）被放电。 用于充电和放电的电路（C0，C0'）使用相同的恒流源（SC1'，SC2'）。 转换器的输出电流作为负载引导到滤波器（Rb，Cb）。 转换器的二进制输入y（k）是从Σ-Δ转换器获得的。
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