公开(公告)号：JP5222232B2

公开(公告)日：2013-06-26

申请号：JP2009142857

申请日：2009-06-16

Applicant: サンディスク テクノロジィース インコーポレイテッド

Inventor： デビッド ベネット，アラン ,  アナトリエヴィッチ ゴロベッツ，セルゲイ ,  トムリン，アンドリュー ,  シュレーター，チャールズ

IPC: G06F12/00 ,  G06F12/02 ,  G06F12/16

CPC classification number: G11C16/349 ,  G06F12/0246 ,  G06F2212/7205

Abstract: A re-programmable non-volatile memory system, such as a flash EEPROM system, having its memory cells grouped into blocks of cells that are simultaneously erasable is operated to perform memory system housekeeping operations in the foreground during execution of a host command, wherein the housekeeping operations are unrelated to execution of the host command. Both one or more such housekeeping operations and execution of the host command are performed within a time budget established for executing that particular command. One such command is to write data being received to the memory. One such housekeeping operation is to level out the wear of the individual blocks that accumulates through repetitive erasing and re-programming.

公开(公告)号：JP2013122793A

公开(公告)日：2013-06-20

申请号：JP2011269942

申请日：2011-12-09

Applicant: Toshiba Corp ,  株式会社東芝

Inventor： MATSUNAGA NAOKI

IPC: G11C29/00 ,  G06F12/16 ,  G11C16/02 ,  G11C17/00 ,  G11C29/12 ,  G11C29/42 ,  G11C29/50 ,  G11C29/56

CPC classification number: G11C16/26 ,  G06F3/0619 ,  G06F3/064 ,  G06F3/0655 ,  G06F3/0679 ,  G06F11/1068 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/04 ,  G11C16/0483 ,  G11C16/06 ,  G11C16/3404 ,  G11C16/349 ,  G11C16/3495 ,  G11C29/52

Abstract: PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor storage device which can predict the lifetime of a nonvolatile memory and can notify a user of a prediction result.SOLUTION: The nonvolatile semiconductor storage device includes a nonvolatile memory, a monitor section, a determination section and a notification processing section. The nonvolatile memory has a plurality of memory cells and a voltage generation section. The plurality of memory cells are driven by a word line. The voltage generation section generates a read-out voltage applied to the word line. The monitor section monitors changes in the threshold distribution of the plurality of memory cells when read-out processing has been performed. In the read-out processing, the read-out voltage is applied to the word line, and data is read out from the plurality of memory cells. The determination section determines a deterioration degree of the nonvolatile memory according to a monitor result by the monitor section. The notification processing section performs notification of the lifetime of the nonvolatile memory according to a determination result by the determination section.

Abstract translation: 解决的问题：提供一种可以预测非易失性存储器的寿命的非易失性半导体存储装置，并且可以向用户通知预测结果。 解决方案：非易失性半导体存储装置包括非易失性存储器，监视部分，确定部分和通知处理部分。 非易失性存储器具有多个存储单元和电压产生部。 多个存储单元由字线驱动。 电压产生部分产生施加到字线的读出电压。 当执行了读出处理时，监视部分监视多个存储单元的阈值分布的变化。 在读出处理中，读出电压被施加到字线，并且从多个存储单元读出数据。 决定部根据监视部的监视结果，判定非易失性存储器的劣化程度。 通知处理部根据判断部的判断结果，进行非易失性存储器的寿命的通知。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JPWO2011102126A1

公开(公告)日：2013-06-17

申请号：JP2012500508

申请日：2011-02-16

Applicant: パナソニック株式会社

Inventor： 映 杉本 ,  映 杉本 ,  智史 三嶌 ,  智史 三嶌 ,  土岐　和啓 ,  和啓 土岐 ,  河野　和幸 ,  和幸 河野 ,  博仁 菊川 ,  博仁 菊川 ,  敏夫 椋木 ,  敏夫 椋木

IPC: G11C29/24 ,  G06F12/16 ,  G11C16/02 ,  G11C16/04 ,  G11C29/00

CPC classification number: G11C16/349 ,  G11C29/06

Abstract: 不揮発性メモリセルからなるメモリセルアレイ(102)を、経時劣化を蓄積する不揮発性メモリセルを有する第1のブロック(104)と、データを格納する不揮発性メモリセルを有する第2のブロック(106)とに区分する。ワード線選択回路(116)及びビット線選択回路(124)は、第2のブロック(106)に接続された第1のワード線及び第1のビット線を選択することで、第2のブロック(106)が有するデータを格納する不揮発性メモリセルにアクセスし、更に、第1のブロック(104)に接続された第2のワード線又は第2のビット線を選択することで、第1のブロック(104)が有する経時劣化を蓄積する不揮発性メモリセルにストレス電圧を印加し、外部温度の検知と蓄積ストレスの自動記憶を行う。

公开(公告)号：JPWO2011096045A1

公开(公告)日：2013-06-06

申请号：JP2011552600

申请日：2010-02-02

Applicant: 株式会社東芝

Inventor： 智哉 堀口 ,  智哉 堀口

IPC: G06F12/00

CPC classification number: G06F3/065 ,  G06F12/0246 ,  G11C16/06 ,  G11C16/26 ,  G11C16/32 ,  G11C16/349

Abstract: 通信装置においては、他の通信装置からデータ、及び当該データの量を示す通知を受信する受信部(404及び405)と、ファイルシステムによって管理されるデータ領域、及び前記ファイルシステムの管理外の領域であり、固定の論理アドレスを割り当てられた一時領域を有するデータストレージ部(110)と、前記データの量が予め設定された閾値以下か否かを判定する判定部(403)と、前記データの量が前記閾値以下であると判定された場合、前記データを前記一時領域に書き込み、受信完了後に、前記一時領域に書き込まれた前記受信データを前記データ領域にコピーし、コピー後に、前記一時領域内の前記受信データを消去する制御部(401)と、を具備する。

公开(公告)号：JP5190556B2

公开(公告)日：2013-04-24

申请号：JP2012204008

申请日：2012-09-18

Applicant: 株式会社半導体エネルギー研究所

Inventor： 利彦 齋藤

IPC: H01L21/8242 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/108 ,  H01L27/115 ,  H01L29/417 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/1225 ,  G11C5/005 ,  G11C7/02 ,  G11C11/404 ,  G11C16/0433 ,  G11C16/18 ,  G11C16/349 ,  H01L27/10873 ,  H01L27/11517 ,  H01L27/1156 ,  H01L27/1255 ,  H01L28/60

Abstract: One object is to propose a memory device in which a period in which data is held can be ensured and memory capacity per unit area can be increased. The memory device includes a memory element, a transistor including an oxide semiconductor in an active layer for control of accumulating, holding, and discharging charge in the memory element, and a capacitor connected to the memory element. At least one of a pair of electrodes of the capacitor has a light-blocking property. Further, the memory device includes a light-blocking conductive film or a light-blocking insulating film. The active layer is positioned between the electrode having a light-blocking property and the light-blocking conductive film or the light-blocking insulating film.

公开(公告)号：JP5185156B2

公开(公告)日：2013-04-17

申请号：JP2009041203

申请日：2009-02-24

Applicant: 株式会社東芝

Inventor： 博 助川 ,  秀貴 辻 ,  修司 高野

IPC: G06F12/00 ,  G06F12/02 ,  G06F12/16

CPC classification number: G06F12/0246 ,  G06F2212/1032 ,  G11C16/349

公开(公告)号：JP5180957B2

公开(公告)日：2013-04-10

申请号：JP2009513989

申请日：2008-04-18

Applicant: パナソニック株式会社

Inventor： 健 大塚

IPC: G06F12/16

CPC classification number: G06F13/1668 ,  G11C16/349

公开(公告)号：JP2013509668A

公开(公告)日：2013-03-14

申请号：JP2012536906

申请日：2010-10-22

Applicant: サンディスク テクノロジィース インコーポレイテッド

Inventor： アショーク ドゥシージャ，ゴータム ,  チェン，チエン ,  アビラ，クリス ,  フアン，チエンミン ,  エム． ゲブンス，リー

IPC: G11C29/00 ,  G11C16/02 ,  G11C16/06 ,  G11C29/42

CPC classification number: G11C11/5621 ,  G11C16/10 ,  G11C16/349 ,  G11C16/3495 ,  G11C29/00 ,  G11C2211/5641

Abstract: 不揮発性メモリにおけるデータエラーは、使用されると、またセル当たりに格納されるビットの密度が高くなると、必然的に増える。 メモリは、より少数のエラーで動作するけれども記憶密度がより低い第１の部分と、より高い密度で動作するけれども記憶装置の堅固性がより低い第２の部分とを有するように構成される。 入力データは、第２の部分にコピーされる前に第１の部分に書き込まれステージされる。 エラー管理は、コピーされたデータの品質を、過多なエラービットがあるかないかを検査する。 そのコピーすること、また検査することは、所定の品質が満たされるかあるいは反復の回数が所定の限度を超えるまで、第２の部分の別の位置で反復される。 エラー管理は、メモリが新しくてエラーがほとんどあるいは全くない時には開始されないが、メモリが、それ自体が経験した消去／プログラムのサイクルの数により判定される所定量まで古くなった後に、開始される。

公开(公告)号：JP2012256941A

公开(公告)日：2012-12-27

申请号：JP2012204008

申请日：2012-09-18

Applicant: Semiconductor Energy Lab Co Ltd ,  株式会社半導体エネルギー研究所

Inventor： SAITO TOSHIHIKO

IPC: H01L21/8242 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/108 ,  H01L27/115 ,  H01L29/417 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/1225 ,  G11C5/005 ,  G11C7/02 ,  G11C11/404 ,  G11C16/0433 ,  G11C16/18 ,  G11C16/349 ,  H01L27/10873 ,  H01L27/11517 ,  H01L27/1156 ,  H01L27/1255 ,  H01L28/60

Abstract: PROBLEM TO BE SOLVED: To provide a storage device which can increase storage capacity per unit area while ensuring a data retention period.SOLUTION: A storage device comprises: a storage element; a transistor including an oxide semiconductor in an active layer for controlling accumulation, retention, and release of charge in the storage element; and a capacitor connected to the storage element. At least one of a pair of electrodes of the capacitor has a light-blocking property. The storage device has a conduction film or an insulation film having the light-blocking property. The active layer is located between the electrode with the light-blocking property and the conduction film or the insulation film with the light-blocking property.

Abstract translation: 要解决的问题：提供一种可以在确保数据保持期的同时增加每单位面积的存储容量的存储装置。 解决方案：存储装置包括：存储元件; 包括活性层中的氧化物半导体的晶体管，用于控制存储元件中的电荷的累积，保持和释放; 以及连接到存储元件的电容器。 电容器的一对电极中的至少一个具有阻光性。 存储装置具有导电膜或具有阻光性的绝缘膜。 有源层位于具有阻光性的电极和具有阻光性的导电膜或绝缘膜之间。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2012198961A

公开(公告)日：2012-10-18

申请号：JP2011062293

申请日：2011-03-22

Applicant: Fujitsu Semiconductor Ltd ,  富士通セミコンダクター株式会社

Inventor： TORII TOMOHITO

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

CPC classification number: G11C16/06 ,  G11C16/0416 ,  G11C16/0483 ,  G11C16/349

Abstract: PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory having a hierarchical bit line structure, which allows a reduction in a chip area and an increase in speed.SOLUTION: A local bit line (LBL) is arranged for each sector so as to correspond to each of global bit lines (GBL). A sector selection transistor connects the LBLs to the GBLs. A sector selection line controls on and off of the sector selection transistor of a corresponding selector. A plurality of word lines (WL) intersect each of the LBLs. Memory cells are arranged so as to correspond to intersections of the LBLs and the WLs. Each of the memory cells comprises an N-channel memory transistor which connects a source line and a corresponding LBL and is on/off controlled by a corresponding WL. A precharge voltage is applied to a charging line. Charging transistors connect the LBLs to the charging line. A charge gate line controls the on/off of the charging transistors.

Abstract translation: 要解决的问题：提供一种具有分级位线结构的非易失性半导体存储器，其允许减少芯片面积和提高速度。 解决方案：为每个扇区布置局部位线（LBL），以便对应于每个全局位线（GBL）。 扇区选择晶体管将LBL连接到GBL。 扇区选择线控制相应选择器的扇区选择晶体管的导通和截止。 多个字线（WL）与每个LBL相交。 存储单元布置成对应于LBL和WL的交点。 每个存储单元包括连接源极线和对应的LBL并由对应的WL控制的开/关的N沟道存储晶体管。 预充电电压施加到充电线。 充电晶体管将LBL连接到充电线。 充电栅极线控制充电晶体管的导通/截止。 版权所有（C）2013，JPO＆INPIT