公开(公告)号：JP2015056665A

公开(公告)日：2015-03-23

申请号：JP2014183477

申请日：2014-09-09

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  Imec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw

发明人： NIAM WALDRON ,  LIESBETH WITTERS

IPC分类号： H01L21/8238 ,  H01L21/20 ,  H01L21/76 ,  H01L27/08 ,  H01L27/092 ,  H01L27/12 ,  H01L29/786

CPC分类号： H01L27/0922 ,  H01L21/762 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823878 ,  H01L21/8258 ,  H01L27/0924 ,  H01L29/045 ,  H01L29/0653 ,  H01L29/161 ,  H01L29/20 ,  H01L29/267

摘要： 【課題】CMOSデバイスを製造する方法を提供する。【解決手段】・シリコン基板1を備えた出発基板であって、その表面は(100)結晶面に沿って配向し、そのノッチは 方向に沿って配向している出発基板を用意するステップと、STI構造を第1所定領域に形成し、これによりシリコン基板から延びるシリコン突起として埋め込まれ、STI構造を用いて互いに隔離したチャネルエリアを基板に画定するステップと、シリコン突起を除去し、これによりトレンチを作成するステップと、III−V族材料をトレンチ内でエピタキシャル成長することによって、トレンチを充填し、これにより本質的に無欠陥である第1型のトランジスタのチャネル構造6を形成するステップと、を含む。【選択図】図6

摘要翻译： 要解决的问题：提供一种用于制造CMOS器件的方法。解决方案：一种方法，包括：提供一个起始衬底，其包括硅衬底1，该衬底具有沿（100）晶面取向的表面， <100>方向; 在第一预定区域中形成STI结构，从而在衬底中限定被实施为从硅衬底延伸并且通过STI结构彼此隔离的硅突起的沟道区域; 去除硅突起，从而产生沟槽; 以及通过在沟槽中外延生长III-V材料来填充沟槽，从而形成基本上无缺陷的第一类晶体管的沟道结构6。

公开(公告)号：JP2015061073A

公开(公告)日：2015-03-30

申请号：JP2014130604

申请日：2014-06-25

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  Imec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw

发明人： BAKLANOV MIKHAIL

IPC分类号： H01L21/312 ,  H01L21/3065

CPC分类号： H01L21/76802 ,  H01L21/3105 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/76814 ,  H01L21/76826

摘要： 【課題】多孔質材料表面の処理を可能にし、過剰な損傷から保護する方法を提供する。【解決手段】本発明は、多孔質材料3の表面5をある環境内で処理する方法であって、下記ステップI〜IIIを含む。I)最初に、圧力P1および温度T1を有する環境内で多孔質材料3を有機ガス11gと接触させるステップ。前記有機ガス11gは、前記圧力P1および前記温度T1で、前記多孔質材料3の外部にあるときガス状態であり、前記多孔質材料3と接触したとき有機液体11lとして凝縮し、これにより前記多孔質材料3の孔12を前記有機液体11lで充填する。II)ステップIの後、前記有機液体11lが前記孔12の中で凝固するように、前記多孔質材料3を温度T2に冷却するステップ。これにより前記孔12を有機固体11sで封止して、保護された多孔質材料4を提供する。III)ステップIIの後、前記表面5上で処理7を行うステップ。【選択図】図6

摘要翻译： 要解决的问题：提供允许处理多孔材料表面同时防止其过度损伤的方法。解决方案：在环境中处理多孔材料3的表面5的方法包括以下步骤I至III：I ）首先，在具有压力P1和温度T1的环境中使多孔材料3与有机气体11g接触，其中在压力P1和温度T1下，有机气体11g在多孔材料3的外侧时保持气体，但是 当与多孔材料3接触时，作为有机液体11l冷凝，从而用有机液体11l填充多孔材料3的孔12; II）在步骤I之后，将多孔材料3冷却至温度T2，使得有机液体11l在孔12内冻结，从而用有机固体11s密封孔12，由此提供受保护的多孔材料4; 和III），在表面5上进行处理7。

公开(公告)号：JP2015005752A

公开(公告)日：2015-01-08

申请号：JP2014126459

申请日：2014-06-19

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  Imec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw ,  カトリーケ・ユニフェルシテイト・ルーヴァンKatholieke Universiteit Leuven ,  Katholieke Univ Leuven ,  カトリーケ・ユニフェルシテイト・ルーヴァンKatholieke Universiteit Leuven

发明人： COON DE MUNK ,  TOMISLAV RESETAR

IPC分类号： H01L31/107 ,  H01L27/146

CPC分类号： H01L31/03529 ,  H01L27/1461 ,  H01L27/1463 ,  H01L27/14643 ,  H01L31/102

摘要： 【課題】アバランシェ増倍を用いて信号増幅を行う埋め込みフォトダイオード画素構造を提供する。【解決手段】埋め込みフォトダイオード画素構造(100)は、画素エリア(180)に関して独立にバイアスされたp型基板(110)を有し、n型領域(130)と、基板(110)の上に形成されたp型領域(120)との間にアバランシェ領域(230)を提供する。こうした埋め込みフォトダイオード画素構造(100)は、微光レベル条件で用いられるイメージセンサで使用できる。【選択図】図1

摘要翻译： 要解决的问题：提供使用雪崩放大进行信号放大的钉扎光电二极管像素架构。解决方案：钉扎光电二极管像素结构（100）具有p型衬底（110），其相对于像素区域（ 以在n型区域（130）和形成在衬底（110）上的p型区域（120）之间提供雪崩区域（230）。 这种钉扎式光电二极管像素结构（100）可用于在低光照条件下使用的成像传感器。

公开(公告)号：JP2017117509A

公开(公告)日：2017-06-29

申请号：JP2016246994

申请日：2016-12-20

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  Imec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw

发明人： JAN VAN HOUDT

IPC分类号： G11C16/04 ,  G11C11/22 ,  G11C16/02 ,  G11C16/06 ,  H01L21/336 ,  H01L21/8242 ,  H01L21/8246 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： G11C7/06 ,  G11C16/0441 ,  G11C16/045 ,  G11C16/28 ,  H01L28/00 ,  H01L29/516 ,  H01L29/78 ,  H01L29/78391 ,  H01L29/788 ,  H01L29/792

摘要： 【課題】6T−SRAMに比べて面積が小さく、かつ、NOR、1T1R、1T1Cメモリセルよりアクセス速度の速いメモリセルを提供する。【解決手段】メモリセル100は、第一のトランジスタ110、第二のトランジスタ120および差動センスアンプ130を含む。第一のトランジスタは、しきい値電圧可変のnチャネルトランジスタであり、第二のトランジスタは、しきい値電圧可変のpチャネルトランジスタであって、両方のトランジスタは、第一および第二の主電極を有する。第一および第二のトランジスタの第一の主電極は互いに接続される。差動センスアンプ130は、第一のトランジスタ110および第二のトランジスタ120の第二の主電極に接続され、第一のトランジスタ110と第二のトランジスタ120との間の電流差を感知するように構成される。【選択図】図1

公开(公告)号：JP2015008291A

公开(公告)日：2015-01-15

申请号：JP2014128501

申请日：2014-06-23

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  Imec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw ,  三星電子株式会社Samsung Electronics Co.,Ltd. ,  Samsung Electronics Co Ltd ,  三星電子株式会社Samsung Electronics Co.,Ltd.

发明人： LEE SEUNG HUN ,  LIESBETH WITTERS ,  ROGER LAW

IPC分类号： H01L21/3065 ,  H01L21/76

CPC分类号： H01L21/02658 ,  H01L21/02587 ,  H01L21/3065 ,  H01L21/76224 ,  H01L29/1054

摘要： 【課題】新規な、歪み半導体構造を形成する方法を提供する。【解決手段】歪み緩和バッファ層204を設ける工程、歪み緩和バッファ層204の上に犠牲層206を形成する工程、犠牲層206を貫通するシャロートレンチアイソレーション構造208を形成する工程、犠牲層206の上の酸化物層を少なくとも一部210除去する工程、歪み緩和バッファ層204の一部が露出するように犠牲層206をエッチングする工程、歪み緩和バッファ層204の露出部分210の上に歪み半導体構造212を形成する工程、を含む。【選択図】図2

摘要翻译： 要解决的问题：提供形成应变半导体结构的新颖方法。解决方案：形成应变半导体结构的方法包括以下步骤：提供应变松弛缓冲层204; 在应变松弛缓冲层204上形成牺牲层206; 形成穿过牺牲层206的浅沟槽隔离结构208; 去除牺牲层206上的氧化物层的至少一部分; 蚀刻牺牲层206，以使应变松弛缓冲层204的一部分露出; 以及在应变松弛缓冲层204的暴露部分210上形成应变半导体结构212。

公开(公告)号：JP2017085084A

公开(公告)日：2017-05-18

申请号：JP2016179590

申请日：2016-09-14

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  Imec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw ,  カトリーケ・ユニフェルシテイト・ルーヴァンKatholieke Universiteit Leuven ,  Katholieke Univ Leuven ,  カトリーケ・ユニフェルシテイト・ルーヴァンKatholieke Universiteit Leuven

发明人： DIMITRIOS ANDRIKOPOULOS ,  BART SOREE

IPC分类号： H01L29/82 ,  H01L21/8246 ,  H01L27/105

CPC分类号： G11C11/1673 ,  G11C11/161 ,  G11C11/1675 ,  H01L43/08

摘要： 【課題】磁気トポロジカルソリトンを検出するための簡単で効果的な手段と方法を提供する。【解決手段】磁気トポロジカルソリトンの存在または不存在を表す電気信号を形成するための固体デバイス1は、磁気トポロジカルソリトン蓄積するための蓄積要素2を含む。蓄積要素2は、トポロジカル絶縁体3と、トポロジカル絶縁体の上に配置された磁気ストリップ4とを含む。デバイスは、更に、蓄積要素の検出領域8の中の磁気トポロジカルソリトンの不存在または存在を表す電気信号を形成するための磁気トポロジカルソリトン検出器7を含む。検出器7は、トンネルの大きさのスピンに依存しない変化、電気抵抗の変化、および/または検出領域8の中の磁気トポロジカルソリトンの存在または不存在による検出領域8の中のトポロジカル絶縁体3を通る電気伝導率の変化を検出するように適用される。【選択図】図1

公开(公告)号：JP2016527719A

公开(公告)日：2016-09-08

申请号：JP2016528381

申请日：2014-06-11

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw ,  ネーデルランツェ・オルガニザーティ・フォール・トゥーヘパストナトゥールウェテンシャッペレイク・オンダーズーク・テーエヌオー ,  カトリーケ・ユニフェルシテイト・ルーヴァンKatholieke Universiteit Leuven ,  カトリーケ・ユニフェルシテイト・ルーヴァンKatholieke Universiteit Leuven

发明人： マノジ・ナグ ,  アジャイ・サムパス・ブーロカム ,  ヨハン・ミュラー

IPC分类号： H01L21/336 ,  H01L29/786

CPC分类号： H01L29/66742 ,  H01L29/78618 ,  H01L29/7869

摘要： 本開示は、予め定めた場所において金属酸化物半導体層の電気伝導性を改善するための方法を提供する。方法は、基板上に金属酸化物半導体層を設けることと、原子層堆積法を用いて、金属酸化物半導体層の上に金属酸化物層を設けることとを含み、金属酸化物層は、予め定めた場所において金属酸化物半導体層と物理的接触している。驚くことに、この方法は、予め定めた場所において金属酸化物半導体層の増加した電気伝導性をもたらすことが判明した。本開示の方法は、自己整合上部ゲート金属酸化物半導体薄膜トランジスタの製造プロセスに好都合に使用でき、ソース領域およびドレイン領域における電気伝導性を改善する。

摘要翻译： 本公开提供了用于改善金属氧化物半导体层的导电率在预定位置的方法。 该方法包括：使用原子层沉积法在基板上提供金属氧化物半导体层，所述金属氧化物半导体层上与一个提供金属氧化物层，金属氧化物层，预先 与在预定位置中的金属氧化物半导体层物理接触。 令人惊讶地，该方法已被发现导致在预定位置的金属氧化物半导体层的增加的导电性。 本发明的方法有利地可以在自对准的顶栅金属氧化物半导体薄膜晶体管的生产过程中使用，以改善源和漏区的导电性。

公开(公告)号：JP2016500850A

公开(公告)日：2016-01-14

申请号：JP2015540117

申请日：2013-10-30

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw ,  ネーデルランツェ・オルガニザーティ・フォール・トゥーヘパストナトゥールウェテンシャッペレイク・オンダーズーク・テーエヌオー

发明人： ヤン・ヘヌー

IPC分类号： G09G3/30 ,  G09G3/20

CPC分类号： G09G3/3225 ,  G02F1/13 ,  G09G3/2003 ,  G09G3/2018 ,  G09G3/2025 ,  G09G3/3233 ,  G09G3/3258 ,  G09G3/3266 ,  G09G3/36 ,  G09G3/3648 ,  G09G2300/08 ,  G09G2310/027 ,  G09G2310/0286 ,  G09G2310/061 ,  G09G2320/0247 ,  G09G2320/043 ,  G09G2330/02

摘要： 所定のフレームレートでアクティブマトリックスディスプレイをデジタル駆動するための方法が説明される。そのディスプレイは複数の行及び複数の列で編成された複数の画素を含む。方法は、nビットデジタル画像コードによりフレーム内で表示すべき画像の複数の画素のそれぞれを表現するステップを含む。方法はまた、画像フレームを、実質的に均等な継続時間を有してもよいサブフレームに分割するステップを含む。各サブフレーム内で、方法は、複数の行のうちの少なくとも1つを連続的に2回選択するステップを含む。第1の選択において、第1のデジタルコードは選択された行に書き込まれ、第2の選択において、第2のデジタルコードは選択された行に書き込まれる。第2の選択と第1の選択との間に所定の時間遅延が存在する。デジタル駆動回路がまた説明される。

摘要翻译： 描述了一种用于以预定的帧速率数字地驱动有源矩阵显示器的方法。 该显示器包括多个以行和列组织的像素。 该方法包括表示所述多个图像的像素中的由n比特的数字图像的代码被显示在所述框架的步骤。 该方法还包括将所述图像帧，一个良好的子帧的步骤具有基本上相等的持续时间。 在每个子帧中，所述方法包括多个连续选择两次的行中的至少一个。 在第一选择中，第一数字代码被写入到选定的行，在第二选择中，第二数字代码被写入所选择的一排。 第二选择和第一选择之间存在预定的时间延迟。 数字驱动电路也被描述。

公开(公告)号：JP2015530900A

公开(公告)日：2015-10-29

申请号：JP2015527009

申请日：2014-05-22

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw

发明人： リースベト・ラハー ,  ペーテル・プーマンス

IPC分类号： A61B5/1459 ,  A61B5/15 ,  A61B5/157 ,  G01N35/08 ,  G01N37/00

CPC分类号： B81C1/00539 ,  A61B5/1411 ,  A61B5/150022 ,  A61B5/150221 ,  A61B5/150274 ,  A61B5/150358 ,  A61B5/15087 ,  B01L3/502707 ,  B01L3/502715 ,  B01L3/50273 ,  B01L7/52 ,  B01L2300/046 ,  B01L2300/0645 ,  B01L2300/0663 ,  B01L2300/0681 ,  B01L2300/0819 ,  B01L2300/0887 ,  B01L2300/123 ,  B01L2300/1833 ,  B01L2400/0406 ,  B01L2400/0415 ,  B01L2400/0688 ,  B01L2400/086 ,  B81C1/00238 ,  F15C5/00 ,  F15C7/00 ,  G01N27/227 ,  G01N27/4148 ,  Y10T29/494 ,  Y10T436/143333

摘要： 第1の形態では、本発明は、流体サンプルを分析するためのデバイスに関する。このデバイスは、デバイスを通って毛細管力により流体サンプルが伝達されるように設計された、流体基板中に埋め込まれたマイクロ流体素子と、マイクロ流体素子に接続された流体サンプルを提供する手段とを含む流体基板と、流体基板に取り付けられ、少なくとも部分的に流体基板を覆い、少なくとも部分的にマイクロ流体素子を閉じる蓋と、を含み、流体基板はシリコン流体基板であり、蓋はCMOSチップである。第2の形態では、本発明の具体例は、そのようなデバイスの製造方法に関する。この方法は、流体基板を提供する工程と、蓋を提供する工程と、CMOS互換接合プロセスを用いて、流体基板を少なくとも部分的に閉じように流体基板に蓋を取り付ける工程とを含む。

摘要翻译： 在第一方面，本发明涉及一种装置，用于分析流体样品。 所述装置中的流体样本被设计成由通过该装置，嵌在流体基底的微流体装置的毛细管力被发送，以及用于提供连接到所述微流体装置的流体样品 流体衬底，其包括，安装在流体基片上至少部分地覆盖所述流体衬底，包括一个盖子用于关闭至少部分地微流体装置，所述流体衬底是硅衬底的流体，所述盖是一个CMOS芯片 。 在第二方面，本发明的实施例涉及一种制造这种装置的方法。 该方法包括提供流体基底，提供了一个盖，具有CMOS兼容键合工艺的步骤，并且盖子附着到流体基底以至少部分地靠近所述流体衬底的步骤。

公开(公告)号：JP2015521804A

公开(公告)日：2015-07-30

申请号：JP2015518982

申请日：2013-06-19

申请人： アイメック・ヴェーゼットウェーImec Vzw ,  アイメック・ヴェーゼットウェーImec Vzw ,  ネーデルランツェ・オルガニザーティ・フォール・トゥーヘパストナトゥールウェテンシャッペレイク・オンダーズーク・テーエヌオー ,  カトリーケ・ユニフェルシテイト・ルーヴァンKatholieke Universiteit Leuven ,  カトリーケ・ユニフェルシテイト・ルーヴァンKatholieke Universiteit Leuven

发明人： マノジ・ナグ ,  ゼレン・シュトイデル

IPC分类号： H01L21/336 ,  H01L29/786

CPC分类号： H01L29/7869 ,  H01L29/66969

摘要： ボトムゲート・トップコンタクト金属酸化物半導体薄膜トランジスタの製造方法であって、この方法は、基板上にゲート電極を形成する工程と、ゲート電極を覆うようにゲート誘電体層を形成する工程と、ゲート誘電体層の上に金属酸化物半導体層を堆積する工程と、金属酸化物半導体層の上に金属層を堆積する工程と、金属層をパターニングしてソースコンタクトとドレインコンタクトを形成する工程とを含み、金属層をパターニングする工程は、金属層をドライエッチングする工程と、その後に金属酸化物半導体層をパターニングする工程とを含む。【選択図】図1

摘要翻译： 一种制造底栅顶接触的金属氧化物半导体薄膜晶体管的方法，该方法包括形成形成在基板上的栅极电极的步骤的步骤中，栅极介电层，以覆盖栅电极，栅电介质 其中，沉积在所述材料层上的金属氧化物半导体层，所述金属氧化物半导体层上沉积金属层，并且通过图案化的金属层形成源极和漏极接点 图案化金属层的步骤包括形成金属层和干式蚀刻，以及其后图案化所述金属氧化物半导体层的工序。 点域1