公开(公告)号：JP6961457B2

公开(公告)日：2021-11-05

申请号：JP2017205233

申请日：2017-10-24

Applicant: 株式会社半導体エネルギー研究所

Inventor： 國武 寛司 ,  黒川 義元

IPC: H01L29/786 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/06 ,  G09F9/00 ,  G09F9/46 ,  G09F9/30 ,  G09G3/20 ,  G09G3/3233 ,  G09G3/3275 ,  H01L27/32 ,  H01L51/50 ,  H05B33/10 ,  G02F1/133 ,  G09G3/36

公开(公告)号：JPWO2019145827A1

公开(公告)日：2021-01-28

申请号：JPIB2019050375

申请日：2019-01-17

Applicant: 株式会社半導体エネルギー研究所

Inventor： 國武 寛司 ,  長塚 修平

IPC: H01L21/8234 ,  H01L29/786 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/1156 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/06

Abstract: 特性の変動、素子の劣化、または絶縁破壊に繋がる帯電現象を抑制する半導体装置を提供する。基板上の第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、を有し、第4のトランジスタは、第1の導電体、第2の導電体、第3の導電体、および酸化物半導体を有し、第1の導電体は、第1のトランジスタを介して、半導体基板と電気的に接続し、第2の導電体は、第1のトランジスタを介して、半導体基板と電気的に接続し、第3の導電体は、第1のトランジスタを介して、半導体基板と電気的に接続し、第4の導電体は、第1のトランジスタを介して、半導体基板と電気的に接続している。

公开(公告)号：JPWO2019145814A1

公开(公告)日：2021-01-07

申请号：JPIB2019050255

申请日：2019-01-14

Applicant: 株式会社半導体エネルギー研究所

Inventor： 山崎 舜平 ,  加藤 清 ,  熱海 知昭 ,  長塚 修平 ,  國武 寛司

IPC: H01L27/108 ,  H01L27/1156 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8239 ,  H01L27/105 ,  H01L29/786 ,  H01L21/8242

Abstract: 新規な記憶装置、新規な半導体装置を提供する。制御回路の上方に、複数のメモリセルを含むセルアレイが積層して設けられた記憶装置であって、セルアレイは複数のブロック毎に動作する。また、制御回路とセルアレイの間には、複数の電極を有する。電極は、ブロック毎かつブロックと重なるように設けられ、ブロック毎に電極の電位を変えることができる。電極は、メモリセルに含まれるトランジスタのバックゲートとしての機能を有し、ブロック毎に電極の電位を変えることで、メモリセルに含まれるトランジスタの電気特性を変化させることができる。また、電極は、制御回路で生じるノイズを低減することができる。

公开(公告)号：JP2018112729A

公开(公告)日：2018-07-19

申请号：JP2017205233

申请日：2017-10-24

Applicant: 株式会社半導体エネルギー研究所

Inventor： 國武 寛司 ,  黒川 義元

IPC: H01L29/786 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/06 ,  G09F9/00 ,  G09F9/46 ,  G09F9/30 ,  G09G3/20 ,  G09G3/3233 ,  G09G3/3275 ,  H01L27/32 ,  H01L51/50 ,  H05B33/10 ,  G02F1/133 ,  G09G3/36

CPC classification number: G09G5/10 ,  G02F1/133553 ,  G02F1/133603 ,  G02F1/13439 ,  G02F1/1368 ,  G02F2201/123 ,  G02F2201/44 ,  G09G3/2096 ,  G09G3/3413 ,  G09G3/3426 ,  G09G2300/0404 ,  G09G2300/0456 ,  G09G2310/08 ,  G09G2320/0646 ,  G09G2330/021 ,  G09G2360/12 ,  G09G2370/10 ,  G09G2370/16 ,  H01L27/1225 ,  H01L27/3232 ,  H01L27/3244 ,  H01L29/78651 ,  H01L29/7869

Abstract: 【課題】画像データを表示装置へ高速に伝送する手段を提供する。 【解決手段】伝送したい画像データを位相変調部に入力し、高周波である搬送波と掛け合わせる。搬送波は、位相偏移変調の技術を用いて変調され、高周波の伝送特性を考慮した伝送線路へ出力される。位相変調部が有する位相調整部は、電気信号によって位相の変化量を調整する機能を有する。伝送線路の先には位相復調部があり、変調された搬送波は復調され、画像データが取り出される。位相偏移変調の技術を用いることで複数ビットの画像データを伝送することができる。また、伝送速度が速いため、元の画像データをシリアル変換し、伝送線路の本数を減らすことができる。 【選択図】図1

公开(公告)号：JPWO2020079572A1

公开(公告)日：2021-12-23

申请号：JPIB2019058754

申请日：2019-10-15

Applicant: 株式会社半導体エネルギー研究所

Inventor： 佐藤 絵莉 ,  大貫 達也 ,  八窪 裕人 ,  國武 寛司

IPC: H01L29/786 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/822 ,  H01L27/04 ,  H01L27/06 ,  G01R19/00 ,  H03F3/45

Abstract: 微小な電流の測定が可能な半導体装置を提供する。オペアンプと、ダイオード素子と、を有する半導体装置であって、電流が入力される第1端子には、オペアンプの反転入力端子と、ダイオード素子の入力端子と、が電気的に接続され、電圧が出力される第2端子には、オペアンプの出力端子と、ダイオード素子の出力端子と、が電気的に接続されている。ダイオード素子として、チャネル形成領域に金属酸化物を有する、ダイオード接続されたトランジスタを用いる。当該トランジスタのオフ電流は極めて低いため、第1端子‐第2端子間に微小な電流を流すことができる。これにより、第2端子から電圧を出力することで、当該電圧から第1端子に流れる微小な電流を見積もることができる。

公开(公告)号：JP2021100101A

公开(公告)日：2021-07-01

申请号：JP2020180368

申请日：2020-10-28

Applicant: 株式会社半導体エネルギー研究所

Inventor： 山崎 舜平 ,  木村 肇 ,  國武 寛司

IPC: H01L27/108 ,  H01L27/1156 ,  H01L29/786 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L21/8242

Abstract: 【課題】新規な半導体装置を提供する。 【解決手段】第1方向に延在する構造体と、第2方向に延在する第1導電体と第2導電体と、を設ける。構造体は、第3導電体、第1絶縁体、第1半導体、および第2絶縁体を含む。構造体と第1導電体が交差する第1交差部において、第1絶縁体、第1半導体、第2絶縁体、第2半導体、第3絶縁体を同心状に設ける。構造体と第2導電体が交差する第2交差部において、第1絶縁体、第1半導体、第2絶縁体、第4導電体、第4絶縁体を第3導電体の外側に同心状に設ける。 【選択図】図19

公开(公告)号：JPWO2019171198A1

公开(公告)日：2021-02-12

申请号：JPIB2019051406

申请日：2019-02-21

Applicant: 株式会社半導体エネルギー研究所

Inventor： 山崎 舜平 ,  加藤 清 ,  熱海 知昭 ,  長塚 修平 ,  國武 寛司 ,  塚本 陽子

IPC: H01L21/82 ,  H01L21/822 ,  H01L27/04 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/1156 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/06 ,  H01L29/786

Abstract: 特性の変動、素子の劣化、形状異常または絶縁破壊に繋がる帯電現象を抑制する半導体装置を提供する。同一平面上に第1の領域と、第2の領域と、を有する半導体装置であって、第1の領域は、トランジスタを有し、第2の領域は、ダミートランジスタを有し、トランジスタは、第1の配線層と、第1の配線層の上方に配置された酸化物を含む半導体層と、半導体層の上方に配置された第2の配線層と、第2の配線層の上方に配置された第3の配線層と、を有し、ダミートランジスタは、第1の配線層、第2の配線層、半導体層、及び第3の配線層の中から選ばれた一または複数と同じ面積を有する。

公开(公告)号：JPWO2019142081A1

公开(公告)日：2021-01-14

申请号：JPIB2019050207

申请日：2019-01-11

Applicant: 株式会社半導体エネルギー研究所

Inventor： 國武 寛司 ,  本田 龍之介 ,  熱海 知昭

IPC: G11C5/14 ,  H01L29/786 ,  G11C11/4074

Abstract: トランジスタのしきい値電圧を取得できる半導体装置を提供する。半導体装置は、第1トランジスタ、第1容量素子、第1出力端子、第1スイッチおよび第2スイッチを有する。第1トランジスタのゲートとソースは電気的に接続される。第1容量素子の第1端子はソースに電気的に接続される。第1容量素子の第2端子および第1出力端子は第1トランジスタのバックゲートに電気的に接続される。第1スイッチはバックゲートへの第1電圧の入力を制御する。第1トランジスタのドレインは第2電圧が入力される。第2スイッチはソースへの第3電圧の入力を制御する。

公开(公告)号：JP2020017326A

公开(公告)日：2020-01-30

申请号：JP2018140820

申请日：2018-07-27

Applicant: 株式会社半導体エネルギー研究所

Inventor： 長塚 修平 ,  國武 寛司

IPC: H01L29/786 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/8229 ,  H01L27/102 ,  H01L21/8239 ,  H01L27/105 ,  H01L27/1156 ,  H01L27/10 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8234 ,  H01L27/088 ,  G11C11/408 ,  G11C11/4074

Abstract: 【課題】ワード線の負荷を増大することなく、バックゲート電位線の電位変動を図ること。 【解決手段】メモリセルは、第1のトランジスタを有する。第1のトランジスタは、第1の半導体層と、第1のゲート電極と、第1のバックゲート電極とを有する。第1のゲート電極は、第1の配線に接続される。第1のバックゲート電極は、第2の配線に接続される。駆動回路は、第1のトランジスタの導通状態を制御する信号を第1の配線に与える機能を有する。電圧保持回路は、第1のトランジスタのしきい値電圧を制御する電圧を第2の配線に与える機能を有する。電圧保持回路は、第1のトランジスタの導通状態を制御する信号を第1の配線に与える期間において、第2の配線を浮遊状態とする機能を有する。バッファ回路の入力端子は、第1の配線に接続される。バッファ回路の出力端子は、容量素子の一方の電極に接続される。容量素子の他方の電極は、第2の配線に接続される。 【選択図】図1