表面実装型電子部品
    1.
    发明专利

    公开(公告)号:JP2018142609A

    公开(公告)日:2018-09-13

    申请号:JP2017035475

    申请日:2017-02-27

    CPC classification number: H01G2/065 H01G4/01 H01G4/1218 H01G4/1272

    Abstract: 【課題】リフロー実装を可能とすることで実装性を向上させ、さらに低背化を可能とする表面実装型電子部品を提供するとともに、ショートを抑制することができる表面実装型電子部品を提供する。 【解決手段】この発明にかかる表面実装型電子部品10は、第1の主面12aおよび第2の主面12bを有する誘電体層からなる素子12と、第1の主面12aに配置される第1の外部電極14aと、第2の主面12bに配置される第2の外部電極14bと、第1の外部電極14aにはんだにより接続される第1の金属端子16aと、第2の外部電極14bにはんだにより接続される16bと、素子12、第1および第2の外部電極14a,14bならびに第1および第2の金属端子16a,16bの少なくとも一部を覆う外装材18とを備える。はんだは、素子直径D(mm)×0.003mm≦はんだ断面積S(mm 2 )≦素子直径D(mm)×0.02mmの関係式で規定される 【選択図】図6

    表面実装型電子部品
    2.
    发明专利

    公开(公告)号:JP2018142608A

    公开(公告)日:2018-09-13

    申请号:JP2017035473

    申请日:2017-02-27

    CPC classification number: H01G2/065 H01G4/01 H01G4/1218 H01G4/1272 H01G4/228

    Abstract: 【課題】リフロー実装を可能とすることで実装性を向上させ、さらに低背化を可能とする表面実装型電子部品を提供する。 【解決手段】この発明にかかる表面実装型電子部品10は、第1の主面12aおよび第2の主面12bを有する誘電体層からなる素子12と、第1の主面12aに配置される第1の外部電極14aと、第2の主面12bに配置される第2の外部電極14bと、第1の外部電極14aに接続される第1の金属端子16aと、第2の外部電極14bに接続される16bと、素子12、第1および第2の外部電極14a,14bならびに第1および第2の金属端子16a,16bの少なくとも一部を覆う外装材18とを備える。外装材18の上下面は、平面で形成される。 【選択図】図6

    積層セラミック電子部品包装体、及び積層セラミック電子部品の収容方法

    公开(公告)号:JP2018125467A

    公开(公告)日:2018-08-09

    申请号:JP2017017947

    申请日:2017-02-02

    Abstract: 【課題】低背化と強度の確保が両立した積層セラミック電子部品を収容する包装体、及びこの積層セラミック電子部品を包装体に収容する方法を提供する。 【解決手段】積層セラミック電子部品包装体100は、積層セラミック電子部品10と、収容部110と、封止部120と、を具備する。積層セラミック電子部品10は、長手方向に沿って凸状に反った第1主面と、長手方向に沿って凹状に反った第2主面と、を含み、第1主面と第2主面との間の距離が50μm以下である素体を有する。収容部110は、取り出し口100aを備え、第1主面が取り出し口側を向いた状態で積層セラミック電子部品10を収容する凹部100bが複数設けられている。封止部120は、凹部の取り出し口を覆う。 【選択図】図2

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