利索-全球专利检索

  1. Login
  2. Sign Up

Search Results

31 records (took 0.025 seconds)

    半導體裝置
    1.
    发明专利
    半導體裝置 审中-公开
    半导体设备

    公开(公告)号：TW201830700A

    公开(公告)日：2018-08-16

    申请号：TW106120148

    申请日：2017-06-16

    Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    Inventor： 王喻生 ,  WANG, YU SHENG ,  林鈺庭 ,  LIN, YU TING

    IPC: H01L29/43

    Abstract: 一種半導體裝置，包括：金屬矽化物區域，形成於半導體材料中，金屬矽化物區域包括第一材料及第二材料，第一材料包括金屬，第二材料包括氯、氟或其組合，金屬矽化物區域之最上部有具有第一濃度之第二材料；蓋層，於金屬矽化物區域及接觸栓塞開口之側壁上；以及接觸栓塞，形成於蓋層之上，填充接觸栓塞開口。

    Abstract in simplified Chinese: 一种半导体设备，包括：金属硅化物区域，形成于半导体材料中，金属硅化物区域包括第一材料及第二材料，第一材料包括金属，第二材料包括氯、氟或其组合，金属硅化物区域之最上部有具有第一浓度之第二材料；盖层，于金属硅化物区域及接触栓塞开口之侧壁上；以及接触栓塞，形成于盖层之上，填充接触栓塞开口。

    半導體元件及其製造方法與閘極結構的形成方法
    3.
    发明专利
    半導體元件及其製造方法與閘極結構的形成方法 审中-公开
    半导体组件及其制造方法与闸极结构的形成方法

    公开(公告)号：TW201814793A

    公开(公告)日：2018-04-16

    申请号：TW106116617

    申请日：2017-05-19

    Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    Inventor： 王喻生 ,  WANG, YU SHENG ,  洪奇成 ,  HUNG, CHI CHENG ,  李欣怡 ,  LEE, HSIN YI ,  劉冠廷 ,  LIU, KUAN TING ,  李達元 ,  LEE, DA YUAN

    IPC: H01L21/3205 ,  H01L21/76 ,  H01L21/336

    CPC classification number: H01L29/66545 ,  H01L29/4966 ,  H01L29/785

    Abstract: 本發明實施例提供一種場效電晶體，包括由半導體形成的通道層及金屬閘極結構。金屬閘極結構包括閘極介電層；阻障層，形成於該閘極介電層之上；功函數調整層，形成於該阻障層之上，由Al及TiAl之一形成；阻擋層，形成於該功函數調整層之上，且由TiN形成；體金屬層，形成於該阻擋層之上，且由W形成；該通道層之上之一閘極長度為5nm至15nm，該第一導電層的厚度為0.2nm至3.0nm，該第一導電層之最大厚度與最小厚度之範圍大於該第一導電層平均厚度之0%且小於該第一導電層平均厚度之10%。

    Abstract in simplified Chinese: 本发明实施例提供一种场效应管，包括由半导体形成的信道层及金属闸极结构。金属闸极结构包括闸极介电层；阻障层，形成于该闸极介电层之上；功函数调整层，形成于该阻障层之上，由Al及TiAl之一形成；阻挡层，形成于该功函数调整层之上，且由TiN形成；体金属层，形成于该阻挡层之上，且由W形成；该信道层之上之一闸极长度为5nm至15nm，该第一导电层的厚度为0.2nm至3.0nm，该第一导电层之最大厚度与最小厚度之范围大于该第一导电层平均厚度之0%且小于该第一导电层平均厚度之10%。

    連接孔結構、半導體產品、以及其製作方法 VIA STRUCTURE AND PROCESS FOR FORMING THE SAME
    6.
    发明专利
    連接孔結構、半導體產品、以及其製作方法 VIA STRUCTURE AND PROCESS FOR FORMING THE SAME 有权
    连接孔结构、半导体产品、以及其制作方法 VIA STRUCTURE AND PROCESS FOR FORMING THE SAME

    公开(公告)号：TWI317159B

    公开(公告)日：2009-11-11

    申请号：TW095116370

    申请日：2006-05-09

    Applicant: 台灣積體電路製造股份有限公司

    Inventor： 曹榮志 ,  陳科維 ,  盧盈靜 ,  王喻生 ,  林俞谷

    IPC: H01L

    CPC classification number: H01L21/76844 ,  H01L21/76805 ,  H01L21/76846 ,  H01L21/76865 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 本發明之實施例提供一連接孔結構與其製作方法，用於一半導體產品中的內連線。一底金屬層代表該半導體產品中的一連接層。一絕緣層於該底金屬層上，該絕緣層包含有一穿孔。該穿孔曝露該底金屬層的一部份。該穿孔具有一側壁以及一底部。一第一障壁金屬層於該穿孔之該側壁上，但沒有在該穿孔之該底部。一金屬下層於該穿孔之該底部以及該第一障壁金屬層上。一第二障壁金屬層於該金屬下層上。一金屬填充層於該穿孔中。該金屬下層與該第二障壁金屬層的晶格常數差大約小於5%。 Via structure and process flow for interconnection in a semiconductor product. A bottom metal layer is provided to represent a connection layer in the semiconductor product. An isolation layer on the bottom metal layer comprises a via hole exposing a portion of the bottom metal layer. The via hole comprises a sidewall and a bottom. A first barrier metal layer is disposed on the sidewall of the via hole, but not on the bottom of the via hole. A metal under－layer is formed on the bottom of the via hole and on the first barrier metal layer. A second barrier metal layer is formed on the metal under－layer. A metal fill layer fills the via hole. A lattice mismatch between the metal under－layer and the second barrier metal layer is less than about 5%. 【創作特點】 本發明之一實施例提供一連接孔結構(via structure)，用於一半導體產品中的內連線(interconnection)。一底金屬層(bottom metal layer)代表該半導體產品中的一連接層。一絕緣層於該底金屬層上，該絕緣層包含有一穿孔(via hole)，該穿孔曝露該底金屬層的一部份。該穿孔具有一側壁以及一底部。一第一障壁金屬層(barrier metal layer)於該穿孔之該側壁上，但沒有在該穿孔之該底部。一金屬下層(metal under－layer)於該穿孔之該底部以及該第一障壁金屬層上。一第二障壁金屬層於該金屬下層上。一金屬填充層(metal fill layer)於該穿孔中。該金屬下層與該第二障壁金屬層的晶格常數差(lattice mismatch)大約小於5%。
    本發明之一實施例提供一種製作方法，用以形成一連接孔，適用於一半導體產品之內連接。首先提供一基底，該基底具有一底金屬層，代表該半導體產品中的一連接層。一絕緣層被提供於該底金屬層上。該絕緣層包含有一穿孔(via hole)，該穿孔曝露該底金屬層的一部份，該穿孔具有一側壁以及一底部。沉積(depositing)一第一障壁金屬層(barrier metal layer)，於該穿孔之該側壁以及該底部上。反濺鍍(resputtering)該第一障壁金屬層’以移除位於該穿孔之該底部上的該第一障壁金屬層，並增厚位於該穿孔之該側壁上的該第一障壁金屬層。沉積(depositing)一金屬下層(metal under－layer)於該穿孔之該底部以及該第一障壁金屬層上。沉積一第二障壁金屬層於該金屬下層上。以一金屬填充層(metal fill layer)填入於該穿孔中。
    本發明之一實施例提供一半導體產品。一底金屬層代表該半導體產品中的一連接層。一上金屬層(top metal layer)於該底金屬層之上，代表該半導體產品中的另一連接層。一絕緣層大致的分隔該上金屬層以及該下金屬層。該絕緣層包含有一穿孔(via hole)。該穿孔曝露該底金屬層的一部份。該穿孔具有一側壁以及一底部。一第一障壁金屬層(barrier metal layer)於該穿孔之該側壁上，但沒有在該穿孔之該底部。一金屬下層(metal under－layer)於該穿孔之該底部以及該第一障壁金屬層上。一第二障壁金屬層於該金屬下層上。一金屬填充層(metal fill layer)於該穿孔中，用以電性連接該上金屬層以及該下金屬層。

    Abstract in simplified Chinese: 本发明之实施例提供一连接孔结构与其制作方法，用于一半导体产品中的内连接。一底金属层代表该半导体产品中的一连接层。一绝缘层于该底金属层上，该绝缘层包含有一穿孔。该穿孔曝露该底金属层的一部份。该穿孔具有一侧壁以及一底部。一第一障壁金属层于该穿孔之该侧壁上，但没有在该穿孔之该底部。一金属下层于该穿孔之该底部以及该第一障壁金属层上。一第二障壁金属层于该金属下层上。一金属填充层于该穿孔中。该金属下层与该第二障壁金属层的晶格常数差大约小于5%。 Via structure and process flow for interconnection in a semiconductor product. A bottom metal layer is provided to represent a connection layer in the semiconductor product. An isolation layer on the bottom metal layer comprises a via hole exposing a portion of the bottom metal layer. The via hole comprises a sidewall and a bottom. A first barrier metal layer is disposed on the sidewall of the via hole, but not on the bottom of the via hole. A metal under－layer is formed on the bottom of the via hole and on the first barrier metal layer. A second barrier metal layer is formed on the metal under－layer. A metal fill layer fills the via hole. A lattice mismatch between the metal under－layer and the second barrier metal layer is less than about 5%. 【创作特点】 本发明之一实施例提供一连接孔结构(via structure)，用于一半导体产品中的内连接(interconnection)。一底金属层(bottom metal layer)代表该半导体产品中的一连接层。一绝缘层于该底金属层上，该绝缘层包含有一穿孔(via hole)，该穿孔曝露该底金属层的一部份。该穿孔具有一侧壁以及一底部。一第一障壁金属层(barrier metal layer)于该穿孔之该侧壁上，但没有在该穿孔之该底部。一金属下层(metal under－layer)于该穿孔之该底部以及该第一障壁金属层上。一第二障壁金属层于该金属下层上。一金属填充层(metal fill layer)于该穿孔中。该金属下层与该第二障壁金属层的晶格常数差(lattice mismatch)大约小于5%。 本发明之一实施例提供一种制作方法，用以形成一连接孔，适用于一半导体产品之内连接。首先提供一基底，该基底具有一底金属层，代表该半导体产品中的一连接层。一绝缘层被提供于该底金属层上。该绝缘层包含有一穿孔(via hole)，该穿孔曝露该底金属层的一部份，该穿孔具有一侧壁以及一底部。沉积(depositing)一第一障壁金属层(barrier metal layer)，于该穿孔之该侧壁以及该底部上。反溅镀(resputtering)该第一障壁金属层’以移除位于该穿孔之该底部上的该第一障壁金属层，并增厚位于该穿孔之该侧壁上的该第一障壁金属层。沉积(depositing)一金属下层(metal under－layer)于该穿孔之该底部以及该第一障壁金属层上。沉积一第二障壁金属层于该金属下层上。以一金属填充层(metal fill layer)填入于该穿孔中。 本发明之一实施例提供一半导体产品。一底金属层代表该半导体产品中的一连接层。一上金属层(top metal layer)于该底金属层之上，代表该半导体产品中的另一连接层。一绝缘层大致的分隔该上金属层以及该下金属层。该绝缘层包含有一穿孔(via hole)。该穿孔曝露该底金属层的一部份。该穿孔具有一侧壁以及一底部。一第一障壁金属层(barrier metal layer)于该穿孔之该侧壁上，但没有在该穿孔之该底部。一金属下层(metal under－layer)于该穿孔之该底部以及该第一障壁金属层上。一第二障壁金属层于该金属下层上。一金属填充层(metal fill layer)于该穿孔中，用以电性连接该上金属层以及该下金属层。

    形成接觸插塞的方法
    8.
    发明专利
    形成接觸插塞的方法 审中-公开
    形成接触插塞的方法

    公开(公告)号：TW201839911A

    公开(公告)日：2018-11-01

    申请号：TW106135929

    申请日：2017-10-19

    Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    Inventor： 王喻生 ,  WANG, YU SHENG ,  洪奇成 ,  HUNG, CHI CHENG ,  歐陽良岳 ,  OU YANG, LIANG YUEH ,  高承遠 ,  KAO, CHEN YUAN ,  邱意為 ,  CHIU, YI WEI ,  白岳青 ,  PAI, YUEH CHING

    IPC: H01L21/768

    Abstract: 形成接觸插塞的方法包含形成層間介電質以覆蓋電晶體的閘極堆疊，層間介電質和閘極堆疊為晶圓的部分。蝕刻層間介電質以形成接觸開口，且經由接觸開口暴露出電晶體的源/汲極區或閘極堆疊內的閘極電極。形成導電蓋層延伸進入接觸開口。使用電化學鍍在鍍覆溶液中在導電蓋層上鍍覆含金屬材料，含金屬材料具有一部份填入接觸開口，鍍覆溶液的硫含量低於約100ppm。對晶圓進行平坦化製程以移除含金屬材料的過量部分，含金屬材料的剩餘部分和導電蓋層的剩餘部分結合形成接觸插塞。

    Abstract in simplified Chinese: 形成接触插塞的方法包含形成层间介电质以覆盖晶体管的闸极堆栈，层间介电质和闸极堆栈为晶圆的部分。蚀刻层间介电质以形成接触开口，且经由接触开口暴露出晶体管的源/汲极区或闸极堆栈内的闸极电极。形成导电盖层延伸进入接触开口。使用电化学镀在镀覆溶液中在导电盖层上镀覆含金属材料，含金属材料具有一部份填入接触开口，镀覆溶液的硫含量低于约100ppm。对晶圆进行平坦化制程以移除含金属材料的过量部分，含金属材料的剩余部分和导电盖层的剩余部分结合形成接触插塞。

Patent Agency Ranking