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公开(公告)号：TW415877B
公开(公告)日：2000-12-21
申请号：TW088120113
申请日：1999-11-18
Applicant: 台灣積體電路製造股份有限公司
Abstract: 一種使用於半導體晶片研磨機械裝置，以減少晶片不良率之方法。當半導體晶片置於化學機械研磨裝置機台並進行化學機械研磨時，其步驟主要在研磨過程中加入中性溶液，且置換不同研磨平台之多段研磨方式。同時本發明藉以去除晶片研磨後，所造成之酸鹼中和效應;進而獲致較佳之研磨效果。
Abstract in simplified Chinese: 一种使用于半导体芯片研磨机械设备，以减少芯片不良率之方法。当半导体芯片置于化学机械研磨设备机台并进行化学机械研磨时，其步骤主要在研磨过程中加入中性溶液，且置换不同研磨平台之多段研磨方式。同时本发明借以去除芯片研磨后，所造成之酸碱中和效应;进而获致较佳之研磨效果。
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公开(公告)号：TW385518B
公开(公告)日：2000-03-21
申请号：TW086116330
申请日：1997-11-04
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 一種形成厚度均勻SACVD O3-TEOS介電層之製造方法，尤指一種藉由導入一加添惰性氣流至一次大氣壓化學氣相沉積製程、以於一晶圓上形成一平坦之SACVD O3-TEOS介電層之製造方法者;其步驟首先係將一氦氣流導入一盛裝有TEOS液之儲液槽之TEOS液面下，並將儲液槽中夾帶有 TEOS分子之氦氣導出;接著，在導出氦氣與TEOS之混合氣流中加入一加添惰性氣流混合;最後，再將經加添惰性氣流稀釋之含TEOS分子混合氣流在CVD反應室中與O3作用，並於晶圓上形成一SACVD O3-TEOS介電層沉積。
Abstract in simplified Chinese: 一种形成厚度均匀SACVD O3-TEOS介电层之制造方法，尤指一种借由导入一加添惰性气流至一次大气压化学气相沉积制程、以于一晶圆上形成一平坦之SACVD O3-TEOS介电层之制造方法者;其步骤首先系将一氦气流导入一盛装有TEOS液之储液槽之TEOS液面下，并将储液槽中夹带有 TEOS分子之氦气导出;接着，在导出氦气与TEOS之混合气流中加入一加添惰性气流混合;最后，再将经加添惰性气流稀释之含TEOS分子混合气流在CVD反应室中与O3作用，并于晶圆上形成一SACVD O3-TEOS介电层沉积。
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公开(公告)号：TW503511B
公开(公告)日：2002-09-21
申请号：TW088116785
申请日：1999-09-30
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 本發明係揭露一種積體電路中含氟介電層之製程方法。由於銅金屬具備有多項電性優勢，遂逐漸成為進入深次微米領域時最有可能性的金屬材料，而在多重銅金屬內連線製程中，則利用有機低介電係數(low k)介電層，例如：含氟矽玻璃 (FSG)來降低元件之電阻-電容延遲時間。但是，在經過化學機械研磨 (CMP)處理之後，所述含氟矽玻璃之吸濕性質易導致其表面產生氣泡狀突起，所述現象將減低與後續沉積層間之附著力，影響元件之可靠度與良率，故本發明揭露一種在CMP研磨完成後，利用高溫處理及/或電漿處理來消弭所述含氟矽玻璃表面因吸濕而產生氣泡狀突起的情形，提高其層間附著力，減少元件缺陷的產生。
Abstract in simplified Chinese: 本发明系揭露一种集成电路中含氟介电层之制程方法。由于铜金属具备有多项电性优势，遂逐渐成为进入深次微米领域时最有可能性的金属材料，而在多重铜金属内连接制程中，则利用有机低介电系数(low k)介电层，例如：含氟硅玻璃 (FSG)来降低组件之电阻-电容延迟时间。但是，在经过化学机械研磨 (CMP)处理之后，所述含氟硅玻璃之吸湿性质易导致其表面产生气泡状突起，所述现象将减低与后续沉积层间之附着力，影响组件之可靠度与良率，故本发明揭露一种在CMP研磨完成后，利用高温处理及/或等离子处理来消弭所述含氟硅玻璃表面因吸湿而产生气泡状突起的情形，提高其层间附着力，减少组件缺陷的产生。
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公开(公告)号：TWI693395B
公开(公告)日：2020-05-11
申请号：TW108102718
申请日：2019-01-24
Inventor： 王慧玲 , WANG, HUI-LING , 王天文 , WANG, TIEN-WEN , 張俊龍 , CHANG, C. L. , 陳逸群 , CHEN, YI-CHUN , 林兒萱 , LIN, ER-HSUAN , 呂昇叡 , LU, SHENG-RUEI , 潘若玲 , PAN, JO-LING , 鄭立揚 , CHENG, LI-YANG , 吳永斌 , WU, YONG-BIN , 陳冠斌 , CHEN, G. B. , 米納 瑞霍 , MEENA, RAHUL , 游惠群 , YU, HUI-CHUN , 何家鳴 , HO, KA-MING
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公开(公告)号：TW323395B
公开(公告)日：1997-12-21
申请号：TW086107385
申请日：1997-05-30
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 一種鎢金屬連線的製造方法，本發明以三階段形成具有低電阻且高覆蓋能力的鎢金屬連線，第一階段為形成鎢核心層，第二階段為形成高覆蓋能力的鎢金屬，第三階段為形成低電阻且應力小的鎢金屬。本發明之重點在於所形成的鎢金屬連線，其覆蓋能力由10～15％提升至25～40％且其應力較習知方法形成之鎢金屬連線降低，如此可以有效地改善因覆蓋能力不佳所產生的問題。
Abstract in simplified Chinese: 一种钨金属连接的制造方法，本发明以三阶段形成具有低电阻且高覆盖能力的钨金属连接，第一阶段为形成钨内核层，第二阶段为形成高覆盖能力的钨金属，第三阶段为形成低电阻且应力小的钨金属。本发明之重点在于所形成的钨金属连接，其覆盖能力由10～15％提升至25～40％且其应力较习知方法形成之钨金属连接降低，如此可以有效地改善因覆盖能力不佳所产生的问题。
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Patent Agency Ranking
公开(公告)号：TW514997B
公开(公告)日：2002-12-21
申请号：TW090124099
申请日：2001-09-28
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 本發明提供一種以氟矽玻璃當作金屬層間介電層的製造方法，其包括：於金屬導線層上先利用溝填能力佳的高密度電漿化學氣相沈積法沈積第一層氟矽玻璃層，其大致填滿金屬導線層的開口，之後利用電漿增強型化學氣相沈積法沈積第二層氟矽玻璃層。
Abstract in simplified Chinese: 本发明提供一种以氟硅玻璃当作金属层间介电层的制造方法，其包括：于金属导线层上先利用沟填能力佳的高密度等离子化学气相沉积法沉积第一层氟硅玻璃层，其大致填满金属导线层的开口，之后利用等离子增强型化学气相沉积法沉积第二层氟硅玻璃层。
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公开(公告)号：TW439188B
公开(公告)日：2001-06-07
申请号：TW088120106
申请日：1999-11-18
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 本發明係揭露一種積體電路中含氟介電層之製程方法。在積體電路製程逐漸進入深次微米領域時，其內連線設計已發展成為四層以上的多重金屬內連線製程;但是，在所述多重金屬內連線製程中同時包含銅金屬及含氟矽玻璃(FSG)時，為配合銅金屬製程上之需求，將必須面臨所述含氟矽玻璃中不穩定之氟(F)的吸濕問題。故本發明揭露一種積體電路中含氟介電層之製程方法，利用一多矽氧化層(SRO)以隔絕所述含氟矽玻璃中之氟向外擴散與水氣反應，降低氟對層間結構的影響。
Abstract in simplified Chinese: 本发明系揭露一种集成电路中含氟介电层之制程方法。在集成电路制程逐渐进入深次微米领域时，其内连接设计已发展成为四层以上的多重金属内连接制程;但是，在所述多重金属内连接制程中同时包含铜金属及含氟硅玻璃(FSG)时，为配合铜金属制程上之需求，将必须面临所述含氟硅玻璃中不稳定之氟(F)的吸湿问题。故本发明揭露一种集成电路中含氟介电层之制程方法，利用一多硅氧化层(SRO)以隔绝所述含氟硅玻璃中之氟向外扩散与水汽反应，降低氟对层间结构的影响。
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公开(公告)号：TW416108B
公开(公告)日：2000-12-21
申请号：TW088114771
申请日：1999-08-27
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 本發明揭露了一種去除熔絲(Fuse)金屬插塞週邊殘留研漿之方法。首先提供一具有金屬插塞之半導體基材，而此金屬插塞的表面則含有凹槽狀的結構,接著形成一層氧化層於其表面，並同時填滿位於插塞表面下方的凹陷區域。利用化學機械研磨法以第一研磨墊對氧化層進行研磨，直至插塞的表面高出插塞所位於的介電層表面為止。再利用化學機械研磨法，以相對於第一研磨墊較為柔軟的第二研磨墊並配合適當的研漿對半導體的結構進行研磨，以徹底去除堆積在插塞週邊的殘留物質。最後，再以鹼性溶液清洗此半導體結構的表面。
Abstract in simplified Chinese: 本发明揭露了一种去除熔丝(Fuse)金属插塞周边残留研浆之方法。首先提供一具有金属插塞之半导体基材，而此金属插塞的表面则含有凹槽状的结构,接着形成一层氧化层于其表面，并同时填满位于插塞表面下方的凹陷区域。利用化学机械研磨法以第一研磨垫对氧化层进行研磨，直至插塞的表面高出插塞所位于的介电层表面为止。再利用化学机械研磨法，以相对于第一研磨垫较为柔软的第二研磨垫并配合适当的研浆对半导体的结构进行研磨，以彻底去除堆积在插塞周边的残留物质。最后，再以碱性溶液清洗此半导体结构的表面。
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公开(公告)号：TW410379B
公开(公告)日：2000-11-01
申请号：TW088106870
申请日：1999-04-28
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 本發明中薄膜沈積之方法，可於低溫條件下以電漿加強式化學氣相沈積製程形成氧化矽薄膜，以降低製程的熱預算。本發明中化學氣相薄膜沈積之方法，主要係為在一施加電漿之環境中，使用SiH4及N2O做為反應氣體，並以氬氣做為反應之載氣，在低於約500℃的溫度下，進行氧化矽膜層之沈積。以較佳實施例而言，其反應時之溫度約為300℃至500℃。
Abstract in simplified Chinese: 本发明中薄膜沉积之方法，可于低温条件下以等离子加强式化学气相沉积制程形成氧化硅薄膜，以降低制程的热预算。本发明中化学气相薄膜沉积之方法，主要系为在一施加等离子之环境中，使用SiH4及N2O做为反应气体，并以氩气做为反应之载气，在低于约500℃的温度下，进行氧化硅膜层之沉积。以较佳实施例而言，其反应时之温度约为300℃至500℃。
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公开(公告)号：TW409319B
公开(公告)日：2000-10-21
申请号：TW087117708
申请日：1998-10-27
Applicant: 台灣積體電路製造股份有限公司
IPC: H01L
Abstract: 本發明係揭露一種在積體電路元件的護層(passivation layer)中，改善氮化矽/SOG界面剝離(delamination)現象的方法。首先，提供一已完成前段邏輯電路元件製作的半導體基板，於該半導體基板上陸續形成一層介電氧化層及一層SOG層;接著，對該SOG層進行表面電漿處理;最後，於該SOG層上，形成一層氮化矽層，則氮化矽/SOG界面將有較好的接著(adhesion）能力。
Abstract in simplified Chinese: 本发明系揭露一种在集成电路组件的护层(passivation layer)中，改善氮化硅/SOG界面剥离(delamination)现象的方法。首先，提供一已完成前段逻辑电路组件制作的半导体基板，于该半导体基板上陆续形成一层介电氧化层及一层SOG层;接着，对该SOG层进行表面等离子处理;最后，于该SOG层上，形成一层氮化硅层，则氮化硅/SOG界面将有较好的接着(adhesion）能力。
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