公开(公告)号：US08370409B2

公开(公告)日：2013-02-05

申请号：US12028889

申请日：2008-02-11

申请人： Tobias Gemmeke ,  Nicolas Maeding ,  Jochen Preiss

发明人： Tobias Gemmeke ,  Nicolas Maeding ,  Jochen Preiss

IPC分类号： G06F7/00

CPC分类号： G06F7/727 ,  G06F7/499

摘要： A method for operand width reduction is described, wherein two N-bit input operands (A, B) of a bit width of N are processed and two M-bit output operands (A′, B′) of a reduced bit width of M are generated in a way, that a post-processing comprising an M-bit adder function followed by saturation to M bits performed on said two M-bit output operands (A′, B′) provides an M-bit result equal to an M-bit result of an N-bit modulo adder function of the two N-bit input operands (A, B), followed by a saturation to M bits. Further an electronic computing circuit (1, 5) is described performing said method. Additionally a computer system comprising such an electronic computing circuit is described.

摘要翻译： 描述了一种操作数宽度减小的方法，其中处理位宽N为N的两个N位输入操作数（A，B），并减少位宽M的M位输出操作数（A'，B'） 以一种方式产生，包括在所述两个M位输出操作数（A'，B'）上执行的对M位进行饱和后的M位加法器功能的后处理提供等于M的M位结果 两个N位输入操作数（A，B）的N位模加法器功能的比特结果，后跟饱和至M位。 进一步描述执行所述方法的电子计算电路（1,5）。 另外，描述了包括这种电子计算电路的计算机系统。

公开(公告)号：US07913132B2

公开(公告)日：2011-03-22

申请号：US12273985

申请日：2008-11-19

申请人： Tobias Gemmeke ,  Dieter Wendel ,  Holger Wetter ,  Jens Leenstra

发明人： Tobias Gemmeke ,  Dieter Wendel ,  Holger Wetter ,  Jens Leenstra

IPC分类号： G01R31/28

CPC分类号： G01R31/318536

摘要： A digital system and method for scanning sequential logic elements are disclosed. The digital system may comprise a plurality of sequential logic elements subdivided into power domains, wherein at least one of the power domains is power gated; a scan chain configured for processing a scan data sequence; a scan enable switch configured for controlling a scan mode; and at least one shadow engine, wherein the at least one shadow engine comprises a control circuit. At least some of the power domains may be interconnected to the scan chain with the scan enable switch, and the scan enable switch may control the scan mode by asserting a scan enable signal. The at least one power gated power domain with one or more sequential logic elements to be power gated may be bypassed via the at least one shadow engine.

摘要翻译： 公开了用于扫描顺序逻辑元件的数字系统和方法。 数字系统可以包括被分成多个功率域的多个顺序逻辑元件，其中至少一个功率域是功率选通; 配置用于处理扫描数据序列的扫描链; 配置成用于控制扫描模式的扫描使能开关; 和至少一个阴影引擎，其中所述至少一个阴影引擎包括控制电路。 至少一些功率域可以与扫描使能开关互连到扫描链，并且扫描使能开关可以通过断言扫描使能信号来控制扫描模式。 可以经由至少一个阴影引擎绕过具有一个或多个顺序逻辑元件以供电门控的至少一个电源门控功率域。

公开(公告)号：US07624363B2

公开(公告)日：2009-11-24

申请号：US11679234

申请日：2007-02-27

申请人： Jason R. Baumgartner ,  Tobias Gemmeke ,  Nicolas Maeding ,  Kai O. Weber

发明人： Jason R. Baumgartner ,  Tobias Gemmeke ,  Nicolas Maeding ,  Kai O. Weber

IPC分类号： G06F17/50

CPC分类号： G06F17/504

摘要： A method for performing equivalence checking on logic circuit designs is disclosed. Within a composite netlist of an original version and a modified version of a logic circuit design, all level-sensitive sequential elements sensitized by a clock=0 are converted into buffers, and all level-sensitive sequential elements sensitized by a clock=1 are converted into level-sensitive registers. A subset of edge-sensitive sequential elements are selectively transformed into level-sensitive sequential elements by removing edge detection logic from the subset of the edge-sensitive sequential elements. A clock to the resulting sequential elements is then set to a logical “1” to verify the sequential equivalence of the transformed netlist.

摘要翻译： 公开了一种用于对逻辑电路设计进行等价性检查的方法。 在原始版本的复合网表和逻辑电路设计的修改版本中，由时钟= 0敏感的所有电平敏感顺序元件都转换为缓冲器，并且转换为由时钟= 1敏感的所有电平敏感顺序元件 进入电平敏感寄存器。 通过从边缘敏感顺序元素的子集中去除边缘检测逻辑，边缘敏感顺序元素的子集被选择性地变换成等级敏感的顺序元素。 然后将产生的顺序元素的时钟设置为逻辑“1”，以验证转换的网表的顺序等价。

公开(公告)号：US07996738B2

公开(公告)日：2011-08-09

申请号：US12042944

申请日：2008-03-05

申请人： Tobias Gemmeke ,  Christoph Jaeschke ,  Jens Kuenzer ,  Cedric Lichtenau ,  Thomas Pflueger ,  Jochen Preiss

发明人： Tobias Gemmeke ,  Christoph Jaeschke ,  Jens Kuenzer ,  Cedric Lichtenau ,  Thomas Pflueger ,  Jochen Preiss

IPC分类号： G01R31/28

CPC分类号： G01R31/318575

摘要： A semiconductor chip subdivided into power domains, at least one of the power domains is separately activated or deactivated and at least a part of the scannable storage elements are interconnected to one or more scan chains. At least one scan chain is serially subdivided into scan chain portions and the scan chain portion is arranged within one of the power domains. For at least one scan chain portion a bypass line is provided for passing by scan data and at least one select unit is provided for selecting between the bypass line and the corresponding scan chain portion in dependence of the activated or deactivated state of the corresponding power domains.

摘要翻译： 分为功率域的半导体芯片，至少一个功率域被单独激活或去激活，并且可扫描存储元件的至少一部分互连到一个或多个扫描链。 至少一个扫描链被连续地分成扫描链部分，并且扫描链部分被布置在一个功率域内。 对于至少一个扫描链部分，提供旁路线以通过扫描数据，并且提供至少一个选择单元用于根据相应功率域的激活或去激活状态在旁路线和对应的扫描链部分之间进行选择 。

公开(公告)号：US07735038B2

公开(公告)日：2010-06-08

申请号：US11850745

申请日：2007-09-06

申请人： Tobias Gemmeke ,  Jens Leenstra ,  Jochen Preiss

发明人： Tobias Gemmeke ,  Jens Leenstra ,  Jochen Preiss

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： H03K19/0016

摘要： A design structure to reduce power consumption within a clock gated synchronous circuit, said synchronous circuit comprising at least two successive stages, wherein each stage if activated propagates a data signal cycle by cycle to a succeeding stage the two successive stages comprising at least a control register, a data register and a local clock buffer (LCB) each, wherein each stage if activated propagates a data signal stored within the data register cycle by cycle to a data register of a succeeding stage.

摘要翻译： 一种用于降低时钟门控同步电路内的功耗的设计结构，所述同步电路包括至少两个连续级，其中每个级如果被激活，则逐周期地将数据信号周期传播到后级，所述两个连续级包括至少一个控制寄存器 ，数据寄存器和本地时钟缓冲器（LCB），其中每个级如果被激活，则将周期内存储的数据信号周期传播到后级的数据寄存器。

公开(公告)号：US20080162897A1

公开(公告)日：2008-07-03

申请号：US11872846

申请日：2007-10-16

申请人： Tobias Gemmeke ,  Jochen Preiss

发明人： Tobias Gemmeke ,  Jochen Preiss

IPC分类号： G06F9/305

CPC分类号： H03K19/20 ,  G06F7/00 ,  G06F9/30029

摘要： A binary logic unit to apply any Boolean operation on two input signals (va, vb) is described, wherein any Boolean operation to be applied on the input signals (va, vb) is defined by a particular combination of well defined control signals (ctl0, ctl1, ctl2, ctl3), wherein the input signals (va, vb) are used to select a control signal (ctl0, ctl1, ctl2, ctl3) as an output signal (vo) of the binary logic unit representing the result of a particular Boolean operation applied on the two input signals (va, vb). Furthermore a method to operate such a binary logic unit is described.

摘要翻译： 描述了用于对两个输入信号（v SUB，a，B）进行任何布尔运算的二进制逻辑单元，其中应用于输入信号的任何布尔运算（v 由定义良好的控制信号（ct10，ct11，ct12，ct13）的特定组合定义，其中输入信号（v 用于选择作为输出信号的控制信号（ct1 0，ct1，ctl2，ct13）作为输出信号（v < / SUB>）表示施加在两个输入信号（v SUB a，v B b）上的特定布尔运算的结果的二进制逻辑单元。 此外，描述了操作这种二进制逻辑单元的方法。

公开(公告)号：US08312069B2

公开(公告)日：2012-11-13

申请号：US11872811

申请日：2007-10-16

申请人： Tobias Gemmeke ,  Jens Leenstra ,  Dieter Wendel

发明人： Tobias Gemmeke ,  Jens Leenstra ,  Dieter Wendel

IPC分类号： G06F7/00

CPC分类号： G06F13/4217 ,  Y02D10/14 ,  Y02D10/151

摘要： A permute unit includes permute logic and a crossbar working in cycles defined by clocking signals and generates one valid output vector per cycle by treating two parallel input vectors per cycle. The permute unit is double pumped by performing two inner cycles per outer cycle defined by the clocking signals. In the first inner cycle, first halves of both input vectors are treated. In the second inner cycle, second halves of both input vectors are treated and a valid output vector is generated from the results of the treatments within the first and the second inner cycles.

摘要翻译： 置换单元包括置换逻辑和交叉开关，其周期由定时信号定义，并且通过每个周期处理两个并行输入向量来产生每个周期的一个有效输出向量。 置换单元通过每个外部周期执行两个内部循环由时钟信号定义来进行双重泵浦。 在第一个内循环中，处理两个输入向量的前半部分。 在第二内循环中，处理两个输入向量的第二半，并且从第一和第二内循环中的处理结果生成有效的输出向量。

公开(公告)号：US07890901B2

公开(公告)日：2011-02-15

申请号：US11684899

申请日：2007-03-12

申请人： Tobias Gemmeke ,  Jens Leenstra ,  Nicolas Maeding ,  Hari Mony

发明人： Tobias Gemmeke ,  Jens Leenstra ,  Nicolas Maeding ,  Hari Mony

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/504

摘要： The automatic verification of designs of digital circuits for their equivalence, wherein logic designs implemented in different hardware description languages (HDLs) and different design methodologies are compared. The designs (Code A, Code B) are modified by adding special wrappers (Wrapper A, Wrapper B), and used to equalize the timing of pairs of selected input signals and selected output signals of the logic designs. The wrappers drive certain signals of the designs that are not relevant for actual comparison, such signals including clock signals, clock control signals, scan-path signals, scan-path control signals, and reset signals. In a preferred embodiment, HDL descriptions of logic designs are analyzed. Based on this analysis, the wrappers are implemented as changes to the HDL descriptions. In another embodiment, RTL and/or gate-level netlists are analyzed and modified.

摘要翻译： 比较了数字电路的等效设计的自动验证，其中以不同的硬件描述语言（HDL）实现的逻辑设计和不同的设计方法进行了比较。 通过添加特殊包装器（Wrapper A，Wrapper B）来修改设计（代码A，代码B），并用于均衡所选输入信号对的时序和逻辑设计的选定输出信号。 封装器驱动与实际比较无关的设计的某些信号，包括时钟信号，时钟控制信号，扫描路径信号，扫描路径控制信号和复位信号等信号。 在优选实施例中，分析逻辑设计的HDL描述。 基于这种分析，包装器被实现为对HDL描述的改变。 在另一个实施例中，分析和修改RTL和/或门级网表。

公开(公告)号：US20100199074A1

公开(公告)日：2010-08-05

申请号：US12366169

申请日：2009-02-05

申请人： Tobias Gemmeke ,  Markus Kaltenbach ,  Nicolas Maeding

发明人： Tobias Gemmeke ,  Markus Kaltenbach ,  Nicolas Maeding

IPC分类号： G06F9/30

CPC分类号： G06F9/30076 ,  G06F9/30185 ,  G06F9/30192 ,  G06F9/3832 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3861

摘要： Instead of having a processor with an instruction set architecture (ISA) that includes fixed architected operands, an improved processor supports additional characteristic bits for computing instructions (e.g., a multiply-add, load/store instructions). Such additional bits for the certain instructions influence the processing of these instructions by the processor. Also, a new instruction is introduced for further usage of the proposed method. Typically these additional characteristic bits as well as the instruction can be automatically generated by compilers to provide relatively well-suited instruction sequences for the processor.

摘要翻译： 改进的处理器代替具有包括固定架构操作数的指令集体系结构（ISA）的处理器，而不是用于计算指令（例如，乘法加载/存储指令）的附加特征位。 这些特定指令的附加位影响处理器对这些指令的处理。 此外，引入了新的指令以进一步使用所提出的方法。 通常，这些附加特征位以及指令可以由编译器自动生成，以为处理器提供相对适合的指令序列。

公开(公告)号：US20100057825A1

公开(公告)日：2010-03-04

申请号：US12028889

申请日：2008-02-11

申请人： Tobias Gemmeke ,  Nicolas Maeding ,  Jochen Preiss

发明人： Tobias Gemmeke ,  Nicolas Maeding ,  Jochen Preiss

IPC分类号： G06F7/50

CPC分类号： G06F7/727 ,  G06F7/499

摘要： A method for operand width reduction is described, wherein two N-bit input operands (A, B) of a bit width of N are processed and two M-bit output operands (A′, B′) of a reduced bit width of M are generated in a way, that a post-processing comprising an M-bit adder function followed by saturation to M bits performed on said two M-bit output operands (A′, B′) provides an M-bit result equal to an M-bit result of an N-bit modulo adder function of the two N-bit input operands (A, B), followed by a saturation to M bits. Further an electronic computing circuit (1, 5) is described performing said method. Additionally a computer system comprising such an electronic computing circuit is described.

摘要翻译： 描述了一种操作数宽度减小的方法，其中处理位宽N为N的两个N位输入操作数（A，B），并减少位宽M的M位输出操作数（A'，B'） 以一种方式产生，包括在所述两个M位输出操作数（A'，B'）上执行的对M位进行饱和后的M位加法器功能的后处理提供等于M的M位结果 两个N位输入操作数（A，B）的N位模加法器功能的比特结果，后跟饱和至M位。 进一步描述执行所述方法的电子计算电路（1,5）。 另外，描述了包括这种电子计算电路的计算机系统。