公开(公告)号：US06762121B2

公开(公告)日：2004-07-13

申请号：US09826036

申请日：2001-04-04

申请人： Jonathan D. Chapple-Sokol ,  Randy W. Mann ,  William J. Murphy ,  Jed H. Rankin ,  Daniel S. Vanslette

发明人： Jonathan D. Chapple-Sokol ,  Randy W. Mann ,  William J. Murphy ,  Jed H. Rankin ,  Daniel S. Vanslette

IPC分类号： C23C1434

CPC分类号： C23C28/00 ,  Y10T428/12

摘要： A method of ensuring against deterioration of an underlying silicide layer over which a refractory material layer is deposited by physical vapor deposition (PVD) or chemical vapor deposition (CVD) is realized by first providing a continuous polysilicon layer prior to the refractory material deposition. The continuous polysilicon layer, preferably no thicker than 50 Å, serves a sacrificial purpose and prevents interaction between any fluorine that is released during the refractory material deposition step from interacting with the underlying silicide.

摘要翻译： 通过首先在耐火材料沉积之前提供连续的多晶硅层，来实现通过物理气相沉积（PVD）或化学气相沉积（CVD）确保耐蚀材料层沉积在其下的硅化物层的劣化的方法。 连续多晶硅层，优选不大于50，用于牺牲目的，并且防止在耐火材料沉积步骤期间释放的任何氟与下面的硅化物相互作用的相互作用。

公开(公告)号：US06900505B2

公开(公告)日：2005-05-31

申请号：US10709174

申请日：2004-04-19

申请人： Jonanthan D. Chapple-Sokol ,  Randy W. Mann ,  William J. Murphy ,  Jed H. Rankin ,  Daniel S. Vanslette

发明人： Jonanthan D. Chapple-Sokol ,  Randy W. Mann ,  William J. Murphy ,  Jed H. Rankin ,  Daniel S. Vanslette

IPC分类号： C23C28/00 ,  H01L31/119

CPC分类号： C23C28/00 ,  Y10T428/12

摘要： A structure which ensures against deterioration of an underlying silicide layer over which a refractory material layer is deposited by physical vapor deposition (PVD) or chemical vapor deposition (CVD) is realized by first providing a continuous polysilicon layer prior to the refractory material deposition. The continuous polysilicon layer, preferably no thicker than 50 Å, serves a sacrificial purpose and prevents damage to an underlying silicide layer by blocking interaction between any fluorine and the underlying silicide that is released when the refractory material is formed.

摘要翻译： 通过首先在耐火材料沉积之前提供连续的多晶硅层，来实现通过物理气相沉积（PVD）或化学气相沉积（CVD）来确保防止耐火材料层沉积下层硅化物层的劣化的结构。 连续多晶硅层优选不大于50，用于牺牲目的，并且通过阻止在形成耐火材料时释放的任何氟和下面的硅化物之间的相互作用来防止对下面的硅化物层的损伤。

公开(公告)号：US06335272B1

公开(公告)日：2002-01-01

申请号：US09637935

申请日：2000-08-14

申请人： Archibald Allen ,  Jerome B. Lasky ,  Randy W. Mann ,  Jed H. Rankin ,  Francis R. White

发明人： Archibald Allen ,  Jerome B. Lasky ,  Randy W. Mann ,  Jed H. Rankin ,  Francis R. White

IPC分类号： H01L214763

CPC分类号： H01L21/28512 ,  H01L21/28518 ,  H01L21/28568

摘要： A buried butted contact and method for its fabrication are provided which includes a substrate having dopants of a first conductivity type and having shallow trench isolation. Dopants of a second conductivity type are located in the bottom of an opening in said substrate. Ohmic contact is provided between the dopants in the substrate and the low diffusivity dopants that is located on a side wall of the opening. The contact is a metal silicide, metal and/or metal alloy.

摘要翻译： 提供了一种用于其制造的埋地对接接触和方法，其包括具有第一导电类型的掺杂剂并且具有浅沟槽隔离的衬底。 第二导电类型的掺杂剂位于所述衬底中的开口的底部。 在衬底中的掺杂剂和位于开口的侧壁上的低扩散性掺杂剂之间提供欧姆接触。 接触是金属硅化物，金属和/或金属合金。

公开(公告)号：US06962838B2

公开(公告)日：2005-11-08

申请号：US10447579

申请日：2003-05-29

申请人： Brent A. Anderson ,  Xavier Baie ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Xavier Baie ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L21/84 ,  H01L27/12 ,  H01L21/00

CPC分类号： H01L29/7842 ,  H01L21/84 ,  H01L27/1203

摘要： The present invention provides a device design and method for forming Field Effect Transistors (FETs) that have improved performance without negative impacts to device density. The present invention forms high-gain p-channel transistors by forming them on silicon islands where hole mobility has been increased. The hole mobility is increased by applying physical straining to the silicon islands. By straining the silicon islands, the hole mobility is increased resulting in increased device gain. This is accomplished without requiring an increase in the size of the devices, or the size of the contacts to the devices.

摘要翻译： 本发明提供了一种用于形成场效应晶体管（FET）的器件设计和方法，其具有改进的性能而不会对器件密度造成负面影响。 本发明通过在硅岛上形成高增益p沟道晶体管，其中空穴迁移率已经增加。 通过对硅岛施加物理应变来增加空穴迁移率。 通过拉伸硅岛，空穴迁移率增加，导致器件增益增加。 这是在不需要增加设备尺寸或者与设备的触点的尺寸的情况下实现的。

公开(公告)号：US06338921B1

公开(公告)日：2002-01-15

申请号：US09479150

申请日：2000-01-07

申请人： James A. Bruce ,  David V. Horak ,  Randy W. Mann ,  Jed H. Rankin ,  Andrew J. Watts

发明人： James A. Bruce ,  David V. Horak ,  Randy W. Mann ,  Jed H. Rankin ,  Andrew J. Watts

IPC分类号： G03F102

CPC分类号： G03F7/0035 ,  G03F1/36

摘要： A mask (50′) with linewidth compensation and a method of making same. The mask provides for optimized imaging of isolated patterns (64) and nested patterns (70) present on the same mask. The compensated mask is formed from an uncompensated mask (50) and comprises an upper surface (56) upon which the isolated and nested patterns are formed. The isolated pattern comprises a first segment (76) having first sidewalls (76S). The nested pattern comprises second segments (72) proximate each other and having second sidewalls (72S). A partial conformal layer (86) covers the first segment and has feet (90) outwardly extending a distance d from the first sidewalls along the upper surface. The feet are preferably of a thickness that partially transmits exposure light.

摘要翻译： 具有线宽补偿的掩模（50'）及其制造方法。 掩模提供对同一掩模上存在的孤立图案（64）和嵌套图案（70）的优化成像。 补偿掩模由未补偿的掩模（50）形成，并且包括形成隔离和嵌套图案的上表面（56）。 隔离图案包括具有第一侧壁（76S）的第一段（76）。 嵌套图案包括彼此靠近并具有第二侧壁（72S）的第二段（72）。 部分保形层（86）覆盖第一段并且具有沿着上表面向外延伸距离第一侧壁的距离d的脚（90）。 脚部优选地具有部分地透射曝光光的厚度。

公开(公告)号：US06646305B2

公开(公告)日：2003-11-11

申请号：US09915061

申请日：2001-07-25

申请人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L2701

CPC分类号： H01L27/1203 ,  H01L27/1104

摘要： A semiconductor memory device comprising: an SOI substrate having a thin silicon layer on top of a buried insulator; and an SRAM comprising four NFETs and two PFETs located in the thin silicon layer, each the NFET and PFET having a body region between a source region and a drain region, wherein the bodies of two of the NFETs are electrically connected to ground. Additionally, the bodies of the two PFETs are electrically connected to VDD.

摘要翻译： 一种半导体存储器件，包括：在衬底绝缘体的顶部上具有薄硅层的SOI衬底; 以及包括四个NFET和位于薄硅层中的两个PFET的SRAM，每个NFET和PFET具有在源极区域和漏极区域之间的主体区域，其中两个NFET的主体电连接到地。 另外，两个PFET的主体电连接到VDD。

公开(公告)号：US06387596B2

公开(公告)日：2002-05-14

申请号：US09385929

申请日：1999-08-30

申请人： Daniel C. Cole ,  Edward W. Conrad ,  David V. Horak ,  Randy W. Mann ,  Paul W. Pastel ,  Jed H. Rankin ,  Andrew J. Watts

发明人： Daniel C. Cole ,  Edward W. Conrad ,  David V. Horak ,  Randy W. Mann ,  Paul W. Pastel ,  Jed H. Rankin ,  Andrew J. Watts

IPC分类号： G03F720

CPC分类号： G03F7/70125 ,  G03F7/203 ,  G03F7/70466

摘要： The present invention provides a method of forming nested and isolated images in a photosensitive resist. In the disclosed method, the entire surface of the photosensitive resist or selected regions thereof is exposed to a first mask having a set of nested, i.e. repeating pattern or grid images thereon, and then exposed to a second mask in order to remove unwanted portions of the nested image, so as to provide regions of nested and regions of isolated images in said photosensitive resist. The method may also be used to form regions having images in proximity to one another and regions having isolated images by exposing the entire surface of the photosensitive resist to a first mask having repeating patterns, and then removing entire or portions of the repeating patterns by exposure of the photosensitive resist with a second mask.

摘要翻译： 本发明提供了一种在光敏抗蚀剂中形成嵌套和分离的图像的方法。 在所公开的方法中，光敏抗蚀剂或其选择的区域的整个表面暴露于具有一套嵌套的即第一掩模，即在其上重复图案或网格图像的第一掩模，然后暴露于第二掩模以便去除不需要的部分 嵌套图像，以便在所述光敏抗蚀剂中提供嵌套区域和孤立图像区域。 该方法还可以用于通过将光敏抗蚀剂的整个表面暴露于具有重复图案的第一掩模，然后通过曝光去除整个或部分重复图案，从而形成具有彼此接近的图像的区域和具有隔离图像的区域 的光敏抗蚀剂。

公开(公告)号：US07075153B2

公开(公告)日：2006-07-11

申请号：US10640807

申请日：2003-08-14

申请人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L27/01 ,  H01L27/12 ,  H01L31/0392

CPC分类号： H01L27/1203 ,  H01L27/1104

摘要： A semiconductor memory device comprising: an SOI substrate having a thin silicon layer on top of a buried insulator; and an SRAM comprising four NFETs and two PFETs located in the thin silicon layer, each the NFET and PFET having a body region between a source region and a drain region, wherein the bodies of two of the NFETs are electrically connected to ground. Additionally, the bodies of the two PFETs are electrically connected to VDD.

摘要翻译： 一种半导体存储器件，包括：在衬底绝缘体的顶部上具有薄硅层的SOI衬底; 以及包括四个NFET和位于薄硅层中的两个PFET的SRAM，每个NFET和PFET具有在源极区域和漏极区域之间的主体区域，其中两个NFET的主体电连接到地。 另外，两个PFET的主体电连接到V DD。

公开(公告)号：US06624478B2

公开(公告)日：2003-09-23

申请号：US09683656

申请日：2002-01-30

申请人： Brent A. Anderson ,  Xavier Baie ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Xavier Baie ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L2701

CPC分类号： H01L29/7842 ,  H01L21/84 ,  H01L27/1203

摘要： The present invention provides a device design and method for forming Field Effect Transistors (FETs) that have improved performance without negative impacts to device density. The present invention forms high-gain p-channel transistors by forming them on silicon islands where hole mobility has been increased. The hole mobility is increased by applying physical straining to the silicon islands. By straining the silicon islands, the hole mobility is increased resulting in increased device gain. This is accomplished without requiring an increase in the size of the devices, or the size of the contacts to the devices.

摘要翻译： 本发明提供了一种用于形成场效应晶体管（FET）的器件设计和方法，其具有改进的性能而不会对器件密度造成负面影响。 本发明通过在硅岛上形成高增益p沟道晶体管，其中空穴迁移率已经增加。 通过对硅岛施加物理应变来增加空穴迁移率。 通过拉伸硅岛，空穴迁移率增加，导致器件增益增加。 这是在不需要增加设备尺寸或者与设备的触点的尺寸的情况下实现的。

公开(公告)号：US06380063B1

公开(公告)日：2002-04-30

申请号：US09516697

申请日：2000-03-01

申请人： Juan A. Chediak ,  Thomas G. Ference ,  Kurt R. Kimmel ,  Alain Loiseau ,  Randy W. Mann ,  Jed H. Rankin

发明人： Juan A. Chediak ,  Thomas G. Ference ,  Kurt R. Kimmel ,  Alain Loiseau ,  Randy W. Mann ,  Jed H. Rankin

IPC分类号： H01L214763

CPC分类号： H01L21/76897 ,  H01L21/28123 ,  H01L21/28518 ,  H01L21/76829 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76895 ,  H01L21/823443 ,  H01L21/823481 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device having borderless contacts thereby providing a device having a reduced overall size. In particular, the device includes a plurality of shallow trench isolations and a plurality of dielectric isolations thereon to separate the adjoining device components and prevent shorts. Sidewall spacers surrounding and extend slightly above the device gates and dielectric isolations to further prevent shorts. A layer of conductive material atop each gate and diffusion region provides for coplanar contact surfaces. A layer of silicide beneath select regions of the conductive layer enhance electrical conductivity within the device. An internal wireless interconnection to electrically connect diffusion regions of different logic devices within the structure is also provided.

摘要翻译： 具有无边界触点的半导体器件由此提供具有减小的总体尺寸的器件。 特别地，该器件包括多个浅沟槽隔离件和其上的多个绝缘隔离件，用于分离相邻的器件部件并防止短路。 侧壁间隔件围绕并延伸到器件栅极和介电隔离件的稍稍上方，以进一步防止短路。 在每个栅极和扩散区域顶部的导电材料层提供共面的接触表面。 在导电层的选择区域下方的硅化物层增强了器件内的导电性。 还提供了用于电连接结构内不同逻辑器件的扩散区域的内部无线互连。