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    Integrated circuit output driver circuitry with programmable preemphasis
    3.
    发明授权
    Integrated circuit output driver circuitry with programmable preemphasis 有权
    具有可编程预加重功能的集成电路输出驱动器电路

    公开(公告)号：US07109743B2

    公开(公告)日：2006-09-19

    申请号：US11148046

    申请日：2005-06-07

    申请人： Sergey Y Shumarayev ,  Thomas H White ,  Rakesh H Patel ,  Wilson Wong

    发明人： Sergey Y Shumarayev ,  Thomas H White ,  Rakesh H Patel ,  Wilson Wong

    IPC分类号： H03K17/16

    CPC分类号： H03K19/17744 ,  H03K19/018585 ,  H03K19/1778 ,  H04L25/0272 ,  H04L25/0286

    摘要： Programmable logic device integrated circuitry having differential I/O circuitry is provided. The differential I/O circuitry may include output drivers for providing differential digital output data signals across pairs of output lines. A user may program the I/O circuitry to accommodate different high-speed differential I/O signaling standards. The user may also program the I/O circuitry to provide a desired amount of preemphasis to the output data signals.

    摘要翻译： 提供了具有差分I / O电路的可编程逻辑器件集成电路。 差分I / O电路可以包括用于在输出线对之间提供差分数字输出数据信号的输出驱动器。 用户可以对I / O电路进行编程，以适应不同的高速差分I / O信号标准。 用户还可以对I / O电路进行编程，以向输出数据信号提供期望量的预加重。

    Method and apparatus for multi-mode clock data recovery
    4.
    发明授权
    Method and apparatus for multi-mode clock data recovery 有权
    多模时钟数据恢复的方法和装置

    公开(公告)号：US08537954B2

    公开(公告)日：2013-09-17

    申请号：US12688617

    申请日：2010-01-15

    申请人： Sergey Y. Shumarayev ,  Rakesh H. Patel ,  Wilson Wong ,  Tim T. Hoang

    发明人： Sergey Y. Shumarayev ,  Rakesh H. Patel ,  Wilson Wong ,  Tim T. Hoang

    IPC分类号： H03D3/24

    CPC分类号： H03L7/0998 ,  H03L7/081 ,  H03L7/087 ,  H03L7/113 ,  H03L7/14 ,  H04L7/0025 ,  H04L7/0083 ,  H04L7/033

    摘要： The disclosed invention is a technology for producing a recovered clock signal using a multi-mode clock data recovery (CDR) circuit that accommodates a flexible range operating frequencies F and consecutive identical digit requirements CID. In a first mode of operation, a controlled oscillator produces the recovered clock signal, and in a second mode of operation, a phase interpolator produces the recovered clock signal. The multi-mode CDR circuit operates in the first mode if (CID/F) is less than a threshold time value and in the second mode if (CID/F) is greater than the threshold time value.

    摘要翻译： 所公开的发明是使用容纳灵活范围操作频率F和连续相同数字要求CID的多模式时钟数据恢复（CDR）电路产生恢复的时钟信号的技术。 在第一操作模式中，受控振荡器产生恢复的时钟信号，并且在第二操作模式中，相位内插器产生恢复的时钟信号。 （CID / F）小于阈值时间值，如果（CID / F）大于阈值时间值，则多模式CDR电路以第一模式工作。

    Modular serial interface in programmable logic device
    5.
    发明授权
    Modular serial interface in programmable logic device 有权
    可编程逻辑器件中的模块化串行接口

    公开(公告)号：US07590207B1

    公开(公告)日：2009-09-15

    申请号：US11256346

    申请日：2005-10-20

    申请人： Sergey Y Shumarayev ,  Rakesh H Patel ,  Wilson Wong ,  Tim Tri Hoang ,  William Bereza

    发明人： Sergey Y Shumarayev ,  Rakesh H Patel ,  Wilson Wong ,  Tim Tri Hoang ,  William Bereza

    IPC分类号： H04L7/00

    CPC分类号： H03L7/087 ,  H04J3/0688 ,  H04L7/033

    摘要： A serial interface for a programmable logic device can be used as a conventional high-speed quad interface, but also allows an individual channel, if not otherwise being used, to be programmably configured as a loop circuit (e.g., a phase-locked loop). This is accomplished by disabling the data loop of clock-data recovery circuitry in the channel, and reconfiguring the reference loop to operate as a loop circuit. In addition, instead of providing a high-speed quad interface having four channels and one or more clock management units (CMUs), a more flexible interface having five or more channels can be provided, and when it is desired to use the interface as a high-speed quad interface, one or more channels can be configured as loop circuits to function as CMUs.

    摘要翻译： 用于可编程逻辑器件的串行接口可以用作传统的高速四边形接口，但是也允许单独的通道（如果不另外使用）被可编程地配置为环路电路（例如，锁相环） 。 这是通过禁用通道中的时钟数据恢复电路的数据循环来实现的，并且重新配置参考环路以用作循环电路。 此外，不是提供具有四个通道的高速四边形接口和一个或多个时钟管理单元（CMU），而是可以提供具有五个或更多个通道的更灵活的接口，并且当希望将接口用作 高速四通道接口，一个或多个通道可以配置为循环电路，用作CMU。

    METHOD AND APPARATUS FOR MULTI-MODE CLOCK DATA RECOVERY
    6.
    发明申请
    METHOD AND APPARATUS FOR MULTI-MODE CLOCK DATA RECOVERY 有权
    用于多模式时钟数据恢复的方法和装置

    公开(公告)号：US20100119024A1

    公开(公告)日：2010-05-13

    申请号：US12688617

    申请日：2010-01-15

    申请人： Sergey Y. Shumarayev ,  Rakesh H. Patel ,  Wilson Wong ,  Tim T. Hoang

    发明人： Sergey Y. Shumarayev ,  Rakesh H. Patel ,  Wilson Wong ,  Tim T. Hoang

    IPC分类号： H04L7/00

    CPC分类号： H03L7/0998 ,  H03L7/081 ,  H03L7/087 ,  H03L7/113 ,  H03L7/14 ,  H04L7/0025 ,  H04L7/0083 ,  H04L7/033

    摘要： The disclosed invention is a technology for producing a recovered clock signal using a multi-mode clock data recovery (CDR) circuit that accommodates a flexible range operating frequencies F and consecutive identical digit requirements CID. In a first mode of operation, a controlled oscillator produces the recovered clock signal, and in a second mode of operation, a phase interpolator produces the recovered clock signal. The multi-mode CDR circuit operates in the first mode if (CID/F) is less than a threshold time value and in the second mode if (CID/F) is greater than the threshold time value.

    摘要翻译： 所公开的发明是使用容纳灵活范围操作频率F和连续相同数字要求CID的多模式时钟数据恢复（CDR）电路产生恢复的时钟信号的技术。 在第一操作模式中，受控振荡器产生恢复的时钟信号，并且在第二操作模式中，相位内插器产生恢复的时钟信号。 （CID / F）小于阈值时间值，如果（CID / F）大于阈值时间值，则多模式CDR电路以第一模式工作。

    Method and apparatus for multi-mode clock data recovery
    7.
    发明授权
    Method and apparatus for multi-mode clock data recovery 失效
    多模时钟数据恢复的方法和装置

    公开(公告)号：US07680232B2

    公开(公告)日：2010-03-16

    申请号：US11040342

    申请日：2005-01-21

    申请人： Sergey Y Shumarayev ,  Rakesh H Patel ,  Wilson Wong ,  Tim T Hoang

    发明人： Sergey Y Shumarayev ,  Rakesh H Patel ,  Wilson Wong ,  Tim T Hoang

    IPC分类号： H04L7/00 ,  H03D3/24

    CPC分类号： H03L7/0998 ,  H03L7/081 ,  H03L7/087 ,  H03L7/113 ,  H03L7/14 ,  H04L7/0025 ,  H04L7/0083 ,  H04L7/033

    摘要： The disclosed invention is a technology for producing a recovered clock signal using a multi-mode clock data recovery (CDR) circuit that accommodates a flexible range operating frequencies F and consecutive identical digit requirements CID. In a first mode of operation, a controlled oscillator produces the recovered clock signal, and in a second mode of operation, a phase interpolator produces the recovered clock signal. The multi-mode CDR circuit operates in the first mode if (CID/F) is less than a threshold time value and in the second mode if (CID/F) is greater than the threshold time value.

    摘要翻译： 所公开的发明是使用容纳灵活范围操作频率F和连续相同数字要求CID的多模式时钟数据恢复（CDR）电路产生恢复的时钟信号的技术。 在第一操作模式中，受控振荡器产生恢复的时钟信号，并且在第二操作模式中，相位内插器产生恢复的时钟信号。 （CID / F）小于阈值时间值，如果（CID / F）大于阈值时间值，则多模式CDR电路以第一模式工作。

    Methods and apparatus to DC couple LVDS driver to CML levels
    8.
    发明授权
    Methods and apparatus to DC couple LVDS driver to CML levels 有权
    将LVDS驱动程序直接耦合到CML级别的方法和设备

    公开(公告)号：US07304494B2

    公开(公告)日：2007-12-04

    申请号：US11098832

    申请日：2005-04-04

    申请人： Wilson Wong ,  Tim T Hoang ,  Sergey Y Shumarayev ,  Rakesh H Patel ,  Simardeep Maangat

    发明人： Wilson Wong ,  Tim T Hoang ,  Sergey Y Shumarayev ,  Rakesh H Patel ,  Simardeep Maangat

    IPC分类号： H03K17/16

    CPC分类号： H03K19/017545

    摘要： Circuitry and methods are provided for an LVDS-like transmitter that may be able to DC couple to a receiver having a CML termination scheme. Replacing the common mode voltage source of an LVDS transmitter with a resistive pulldown to ground may allow the transmitter to interface in a DC coupled fashion with a CML receiver. Further, the resistive pulldown may be programmable. This LVDS-like transmitter may be able to support a wider customer base by allowing it to DC couple to a wider range of termination voltage levels, such as CML termination voltage levels.

    摘要翻译： 为能够将DC耦合到具有CML终止方案的接收机的类似LVDS的发射机提供电路和方法。 将具有电阻下拉到地的LVDS发射机的共模电压源替换可允许发射机以直流耦合方式与CML接收器接口。 此外，电阻下拉可以是可编程的。 这种类似LVDS的发射机可能能够通过允许其将DC耦合到更广泛的终止电压电平范围（例如CML终止电压电平）来支持更广泛的客户群。

    Variable speed path circuit and method
    9.
    发明授权
    Variable speed path circuit and method 失效
    变速路径电路及方法

    公开(公告)号：US6107854A

    公开(公告)日：2000-08-22

    申请号：US62379

    申请日：1998-04-17

    申请人： Wilson Wong ,  John E. Turner ,  Thomas H. White ,  Rakesh H Patel

    发明人： Wilson Wong ,  John E. Turner ,  Thomas H. White ,  Rakesh H Patel

    IPC分类号： H03K5/00 ,  H03K19/003 ,  H03K19/017 ,  H03K19/0185 ,  H03H11/26

    CPC分类号： H03K19/00384 ,  H03K19/01721 ,  H03K19/018585 ,  H03K2005/00078

    摘要： A speed path circuit includes a reference circuit and adjustable drive components that can be turned on or off to vary the speed path in order to meet minimum delay specification for the circuit. In an embodiment, one or more differential amplifiers are used to detect the strength of example circuit elements and generate a reference signal. An optional embodiment includes a mechanism for disconnecting the reference circuit to avoid any DC current drain. The invention may be used in a wide range of integrated circuits and may also be used in a programmable logic device (PLD). Reference circuits may be disconnected from a power source by using programmable logic elements.

    摘要翻译： 速度路径电路包括参考电路和可调节的驱动部件，其可以被接通或关断以改变速度路径，以便满足电路的最小延迟规范。 在一个实施例中，使用一个或多个差分放大器来检测示例电路元件的强度并产生参考信号。 可选实施例包括用于断开参考电路以避免任何直流电流消耗的机构。 本发明可以用于广泛的集成电路中，并且还可以用在可编程逻辑器件（PLD）中。 参考电路可以通过使用可编程逻辑元件与电源断开连接。