公开(公告)号：US6037194A

公开(公告)日：2000-03-14

申请号：US281136

申请日：1999-03-29

申请人： Gary B. Bronner ,  Toshiharu Furukawa ,  Mark C. Hakey ,  Steven J. Holmes ,  David V. Horak ,  Jack A. Mandelman ,  Paul A. Rabidoux

发明人： Gary B. Bronner ,  Toshiharu Furukawa ,  Mark C. Hakey ,  Steven J. Holmes ,  David V. Horak ,  Jack A. Mandelman ,  Paul A. Rabidoux

IPC分类号： H01L21/8242 ,  H01L21/339

CPC分类号： H01L27/10876 ,  H01L27/10861 ,  H01L27/10891

摘要： A memory cell having a grooved gate formed in a sub-lithographic groove, and methods of making thereof are disclosed. The groove extends the channel length to include the groove sidewalls and width of the groove. Sidewall sections of the channel located along the gate sidewalls have a larger length than the bottom channel section length located along the gate bottom width. Thus, the memory device is primarily controlled by the sidewall channel sections, instead of the bottom channel section. The groove may be a stepped groove formed by a two step etch to further increase the channel length and may be formed centered along the gate conductor width.

摘要翻译： 公开了一种在副光刻槽中形成有槽栅的存储单元及其制造方法。 凹槽延伸通道长度以包括凹槽侧壁和凹槽的宽度。 沿着栅极侧壁的通道的侧壁部分具有比沿着栅极底部宽度定位的底部通道部分长度更大的长度。 因此，存储器件主要由侧壁通道部分而不是底部通道部分控制。 沟槽可以是通过两步蚀刻形成的阶梯槽，以进一步增加沟道长度，并且可以沿着栅极导体宽度形成为中心。

公开(公告)号：US5949700A

公开(公告)日：1999-09-07

申请号：US165503

申请日：1998-10-02

申请人： Toshiharu Furukawa ,  Mark C. Hakey ,  David V. Horak ,  William H. Ma ,  Jack A. Mandelman

发明人： Toshiharu Furukawa ,  Mark C. Hakey ,  David V. Horak ,  William H. Ma ,  Jack A. Mandelman

IPC分类号： H01L21/8242 ,  H01L27/108 ,  G11C13/00

CPC分类号： H01L27/10864 ,  H01L27/10841

摘要： Five square dynamic random access memory (DRAM) cell is prepared with a vertical transfer device with long channel length. In this construction, channel length is not affected by cell size scaling requirements.

摘要翻译： 使用具有长通道长度的垂直传送装置制备五平方动态随机存取存储器（DRAM）单元。 在这种结构中，通道长度不受单元尺寸缩放要求的影响。

公开(公告)号：US08300452B2

公开(公告)日：2012-10-30

申请号：US13050052

申请日：2011-03-17

申请人： Ethan H. Cannon ,  Toshiharu Furukawa ,  David Horak ,  Charles W. Koburger, III ,  Jack A. Mandelman

发明人： Ethan H. Cannon ,  Toshiharu Furukawa ,  David Horak ,  Charles W. Koburger, III ,  Jack A. Mandelman

IPC分类号： G11C11/00

CPC分类号： H01L27/11 ,  G11C11/4125 ,  H01L27/0921 ,  H01L27/1104 ,  H01L29/66181 ,  H03K3/0375

摘要： A digital logic storage structure includes cross coupled first and second complementary metal oxide semiconductor (CMOS) inverters formed on a semiconductor substrate, the CMOS inverters including a first storage node and a second storage node that is the logical complement of the first storage node; both of the first and second storage nodes each selectively coupled to a deep trench capacitor through a switching transistor, with the switching transistors controlled by a common capacitance switch line coupled to gate conductors thereof; wherein, in a first mode of operation, the switching transistors are rendered nonconductive so as to isolate the deep trench capacitors from the inverter storage nodes and, in a second mode of operation, the switching transistors are rendered conductive so as to couple the deep trench capacitors to their respective storage nodes, thereby providing increased resistance of the storage nodes to single event upsets (SEUs).

摘要翻译： 数字逻辑存储结构包括形成在半导体衬底上的交叉耦合的第一和第二互补金属氧化物半导体（CMOS）反相器，所述CMOS反相器包括作为第一存储节点的逻辑补码的第一存储节点和第二存储节点; 第一和第二存储节点都通过开关晶体管选择性地耦合到深沟槽电容器，开关晶体管由耦合到其栅极导体的公共电容开关线控制; 其特征在于，在第一工作模式中，使开关晶体管变得不导通，从而将深沟槽电容器与逆变器存储节点隔离，并且在第二工作模式中，使开关晶体管导通，从而将深沟槽 电容器到其各自的存储节点，从而提供存储节点对单个事件扰乱（SEU）的增加的电阻。

公开(公告)号：US20090001481A1

公开(公告)日：2009-01-01

申请号：US11768270

申请日：2007-06-26

申请人： Ethan Harrison Cannon ,  Toshiharu Furukawa ,  David Vaclav Horak ,  Jack A. Mandelman ,  William Robert Tonti

发明人： Ethan Harrison Cannon ,  Toshiharu Furukawa ,  David Vaclav Horak ,  Jack A. Mandelman ,  William Robert Tonti

IPC分类号： H01L27/105 ,  H01L21/8238

CPC分类号： H01L27/0733 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  H01L28/40

摘要： A semiconductor structure and a method for forming the same. The semiconductor structure includes (a) a semiconductor substrate, (b) a shallow trench isolation (STI) region on the semiconductor substrate, and (c) a first semiconductor transistor on the semiconductor substrate. The first semiconductor transistor includes (I) a first source/drain region, (ii) a second source/drain region, and (iii) a first gate electrode region. The first and second source/drain regions are doped with a same doping polarity. The semiconductor structure further includes a first doped region in the semiconductor substrate. The first doped region is on a first side wall and a bottom wall of the STI region. The first doped region is in direct physical contact with the second source/drain region. The first doped region and the second source/drain region are doped with a same doping polarity.

摘要翻译： 半导体结构及其形成方法。 半导体结构包括（a）半导体衬底，（b）半导体衬底上的浅沟槽隔离（STI）区域，以及（c）半导体衬底上的第一半导体晶体管。 第一半导体晶体管包括（I）第一源极/漏极区域，（ii）第二源极/漏极区域，以及（iii）第一栅极电极区域。 第一和第二源/漏区掺杂相同的掺杂极性。 半导体结构还包括在半导体衬底中的第一掺杂区域。 第一掺杂区域位于STI区域的第一侧壁和底壁上。 第一掺杂区域与第二源极/漏极区域直接物理接触。 第一掺杂区域和第二源极/漏极区域掺杂相同的掺杂极性。

公开(公告)号：US07397692B1

公开(公告)日：2008-07-08

申请号：US11612809

申请日：2006-12-19

申请人： Ethan Harrison Cannon ,  Toshiharu Furukawa ,  David Vaclav Horak ,  Charles William Koburger, III ,  Jack A. Mandelman

发明人： Ethan Harrison Cannon ,  Toshiharu Furukawa ,  David Vaclav Horak ,  Charles William Koburger, III ,  Jack A. Mandelman

IPC分类号： G11C11/00

CPC分类号： G11C11/4125

摘要： An SRAM cell. The SRAM cell includes a first CMOS inverter and a second CMOS inverter, an input of the first inverter connected to an output of the second inverter and an input of the second inverter connected to an output of the first inverter, a first MOSFET interposed between an output of the first CMOS inverter and a first plate of a first capacitor, a second plate of the first capacitor connected to a high voltage terminal of a power supply; a second MOSFET interposed between an output of the second CMOS inverter and a first plate of a second capacitor, a second plate of the second capacitor connected to the high voltage terminal of the power supply; and a control signal line connected to a gate of the first MOSFET and a gate of the second MOSFET.

摘要翻译： 一个SRAM单元。 SRAM单元包括第一CMOS反相器和第二CMOS反相器，连接到第二反相器的输出的第一反相器的输入和连接到第一反相器的输出的第二反相器的输入， 第一CMOS反相器的输出和第一电容器的第一板，第一电容器的第二板连接到电源的高电压端子; 插入在所述第二CMOS反相器的输出端和第二电容器的第一板之间的第二MOSFET，所述第二电容器的第二板连接到所述电源的高电压端子; 以及连接到第一MOSFET的栅极和第二MOSFET的栅极的控制信号线。

公开(公告)号：US06614074B2

公开(公告)日：2003-09-02

申请号：US09092749

申请日：1998-06-05

申请人： Gary Bronner ,  Toshiharu Furukawa ,  Mark C. Hakey ,  Steven J. Holmes ,  David Horak ,  Jack A. Mandelman

发明人： Gary Bronner ,  Toshiharu Furukawa ,  Mark C. Hakey ,  Steven J. Holmes ,  David Horak ,  Jack A. Mandelman

IPC分类号： H01L2976

CPC分类号： H01L27/10876 ,  H01L27/10823 ,  H01L27/10829

摘要： A grooved planar DRAM transfer device having a grooved gate formed in a groove in a substrate located between source and drain regions. The grooved gate has sidewall portions and a bottom portion which defines a channel therealong. The bottom portion includes a doped pocket such that the threshold voltage Vt on the bottom portion is substantially less than Vt on the sidewall portions, such that the sidewall portions predominantly control electric current through the device.

摘要翻译： 一种带槽的平面DRAM传输装置，其具有形成在位于源极和漏极区域之间的衬底的沟槽中的带槽门。 带槽门具有侧壁部分和限定其上的通道的底部部分。 底部包括掺杂的凹穴，使得底部上的阈值电压Vt基本上小于侧壁部分上的Vt，使得侧壁部分主要控制通过该装置的电流。

公开(公告)号：US06333533B1

公开(公告)日：2001-12-25

申请号：US09394964

申请日：1999-09-10

申请人： Toshiharu Furukawa ,  Mark C. Hakey ,  Steven J. Holmes ,  David V. Horak ,  Thomas S. Kanarsky ,  Jack A. Mandelman

发明人： Toshiharu Furukawa ,  Mark C. Hakey ,  Steven J. Holmes ,  David V. Horak ,  Thomas S. Kanarsky ,  Jack A. Mandelman

IPC分类号： H01L27108

CPC分类号： H01L27/10864 ,  H01L27/10841 ,  H01L27/10876

摘要： A pair of dynamic random access memory cells having each end of the active area surrounded on three sides by a gate conductor. The width of each end of the active area that is surrounded by a gate conductor preferably is less than fifty percent of the width of the deep trench intersected by that end of the active area.

摘要翻译： 一对动态随机存取存储器单元，其有源区域的每个端部由三个侧面由栅极导体包围。 由栅极导体围绕的有源区域的每个端部的宽度优选地小于由有源区域的该端部相交的深沟槽的宽度的百分之五十。

公开(公告)号：US06207540B1

公开(公告)日：2001-03-27

申请号：US09379940

申请日：1999-08-24

申请人： Toshiharu Furukawa ,  Mark C. Hakey ,  Steven J. Holmes ,  David V. Horak ,  William H. Ma ,  Jack A. Mandelman

发明人： Toshiharu Furukawa ,  Mark C. Hakey ,  Steven J. Holmes ,  David V. Horak ,  William H. Ma ,  Jack A. Mandelman

IPC分类号： H01L2138

CPC分类号： H01L29/66613 ,  H01L21/2255 ,  H01L29/66621 ,  H01L29/7834

摘要： A MOSFET device and a method of manufacturing the device. The device has a trench formed in a silicon substrate. The channel of the device is at the bottom of the trench. Diffusion layers are formed adjacent to opposite sides of the trench. Each diffusion layer is connected to the edge of the device channel by extending the diffusion layer along the side wall of the trench and under a portion of the trench.

摘要翻译： 一种MOSFET器件及其制造方法。 该器件具有形成在硅衬底中的沟槽。 设备的通道位于沟槽的底部。 扩散层邻近沟槽的相对侧形成。 通过沿着沟槽的侧壁和沟槽的一部分延伸扩散层，将每个扩散层连接到器件沟道的边缘。

公开(公告)号：US6107133A

公开(公告)日：2000-08-22

申请号：US85965

申请日：1998-05-28

申请人： Toshiharu Furukawa ,  Mark C. Hakey ,  David V. Horak ,  William H. Ma ,  Jack A. Mandelman

发明人： Toshiharu Furukawa ,  Mark C. Hakey ,  David V. Horak ,  William H. Ma ,  Jack A. Mandelman

IPC分类号： H01L21/8242

CPC分类号： H01L27/10864 ,  H01L27/10867

摘要： Five square dynamic random access memory (DRAM) cell is prepared with a vertical transfer device with long channel length. In this construction, channel length is not affected by cell size scaling requirements.

摘要翻译： 使用具有长通道长度的垂直传送装置制备五平方动态随机存取存储器（DRAM）单元。 在这种结构中，通道长度不受单元尺寸缩放要求的影响。

公开(公告)号：US20110163365A1

公开(公告)日：2011-07-07

申请号：US13050052

申请日：2011-03-17

申请人： Ethan H. Cannon ,  Toshiharu Furukawa ,  David Horak ,  Charles W. Koburger, III ,  Jack A. Mandelman

发明人： Ethan H. Cannon ,  Toshiharu Furukawa ,  David Horak ,  Charles W. Koburger, III ,  Jack A. Mandelman

IPC分类号： H01L27/092 ,  H01L21/02

CPC分类号： H01L27/11 ,  G11C11/4125 ,  H01L27/0921 ,  H01L27/1104 ,  H01L29/66181 ,  H03K3/0375

摘要： A digital logic storage structure includes cross coupled first and second complementary metal oxide semiconductor (CMOS) inverters formed on a semiconductor substrate, the CMOS inverters including a first storage node and a second storage node that is the logical complement of the first storage node; both of the first and second storage nodes each selectively coupled to a deep trench capacitor through a switching transistor, with the switching transistors controlled by a common capacitance switch line coupled to gate conductors thereof; wherein, in a first mode of operation, the switching transistors are rendered nonconductive so as to isolate the deep trench capacitors from the inverter storage nodes and, in a second mode of operation, the switching transistors are rendered conductive so as to couple the deep trench capacitors to their respective storage nodes, thereby providing increased resistance of the storage nodes to single event upsets (SEUs).

摘要翻译： 数字逻辑存储结构包括形成在半导体衬底上的交叉耦合的第一和第二互补金属氧化物半导体（CMOS）反相器，所述CMOS反相器包括作为第一存储节点的逻辑补码的第一存储节点和第二存储节点; 第一和第二存储节点都通过开关晶体管选择性地耦合到深沟槽电容器，开关晶体管由耦合到其栅极导体的公共电容开关线控制; 其特征在于，在第一工作模式中，使开关晶体管变得不导通，从而将深沟槽电容器与逆变器存储节点隔离，并且在第二工作模式中，使开关晶体管导通，从而将深沟槽 电容器到其各自的存储节点，从而提供存储节点对单个事件扰乱（SEU）的增加的电阻。