公开(公告)号：US20140071739A1

公开(公告)日：2014-03-13

申请号：US13613100

申请日：2012-09-13

申请人： Jung Pill Kim ,  Taehyun Kim ,  Sungryul Kim ,  Xia Li

发明人： Jung Pill Kim ,  Taehyun Kim ,  Sungryul Kim ,  Xia Li

IPC分类号： G11C11/16

CPC分类号： G11C11/1675 ,  G11C7/12 ,  G11C11/16

摘要： A tunable reference cell scheme for magnetic random access memory (MRAM) circuitry selectively couples reference cells and data cells to shared write driver circuitry. Magnetic tunnel junctions (MTJs) in the reference cells can be programmed to a selected magnetic orientation using the shared write driver circuitry. The programmed reference cells can be merged with other programmed reference cells and/or with fixed reference cells to produce a tunable reference level for comparison with MTJ data cells during a read operation. Sharing write driver circuitry between data cells and reference cells allows programming of reference cells without consuming increased area on a chip or macro.

摘要翻译： 用于磁随机存取存储器（MRAM）电路的可调谐参考单元方案选择性地将参考单元和数据单元耦合到共享写入驱动器电路。 可以使用共享写入驱动器电路将参考单元中的磁隧道结（MTJ）编程为选定的磁方向。 编程的参考单元可以与其他编程的参考单元和/或与固定参考单元合并，以产生可读参考水平，以便在读操作期间与MTJ数据单元进行比较。 在数据单元和参考单元之间共享写入驱动器电路可以编程参考单元，而不会消耗芯片或宏上的增加的面积。

公开(公告)号：US20140048894A1

公开(公告)日：2014-02-20

申请号：US13589426

申请日：2012-08-20

申请人： Xia Li ,  Kangho Lee ,  Jung Pill Kim ,  Taehyun Kim ,  Wah Nam Hsu ,  Seung H. Kang ,  Xiaochun Zhu ,  Wei-Chuan Chen ,  Sungryul Kim

发明人： Xia Li ,  Kangho Lee ,  Jung Pill Kim ,  Taehyun Kim ,  Wah Nam Hsu ,  Seung H. Kang ,  Xiaochun Zhu ,  Wei-Chuan Chen ,  Sungryul Kim

IPC分类号： H01L43/12 ,  H01L43/02

CPC分类号： H01L43/12 ,  G11C11/005 ,  G11C11/161 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/5607 ,  G11C17/02 ,  G11C17/165 ,  H01L27/222 ,  H01L27/228 ,  H01L43/02 ,  H01L43/08

摘要： Systems and methods for multiple-time programmable (MTP) devices. An MTP device includes a magnetic tunnel junction (MTJ) device programmable to a plurality of states based on voltage applied across the MTJ device. The plurality of states include a first resistance state corresponding to a first binary value stored in the MTJ device based on a first voltage, a second resistance state corresponding to a second binary value stored in the MTJ device based on a second voltage, a third resistance state corresponding to a breakdown of a barrier layer of the MTJ device based on a third voltage, and a fourth resistance state corresponding to an open fuse based on a fourth voltage.

摘要翻译： 多时间可编程（MTP）设备的系统和方法。 MTP设备包括基于跨越MTJ设备施加的电压而可编程为多个状态的磁隧道结（MTJ）设备。 多个状态包括基于第一电压而存储在MTJ装置中的第一二进制值的第一电阻状态，基于第二电压存储在MTJ装置中的与第二二进制值对应的第二电阻状态，第三电阻 状态对应于基于第三电压的MTJ装置的势垒层的击穿，以及对应于基于第四电压的开路保险丝的第四电阻状态。

公开(公告)号：US08593173B2

公开(公告)日：2013-11-26

申请号：US13244962

申请日：2011-09-26

申请人： Jung Pill Kim ,  Tae Hyun Kim ,  Wenqing Wu ,  Xiaochun Zhu ,  Seung H. Kang

发明人： Jung Pill Kim ,  Tae Hyun Kim ,  Wenqing Wu ,  Xiaochun Zhu ,  Seung H. Kang

IPC分类号： H03K19/177

CPC分类号： G11C11/16 ,  G11C13/0069 ,  H03K19/02 ,  H03K19/20

摘要： A Magnetic Random Access Memory (MRAM) logic circuit includes read sensing circuitry having a first level corresponding to a first category of logic circuitry and a second logic level corresponding to a second category of logic circuitry. The logic circuitry may be switchable between circuitry having the first logic level and circuitry having the second logic level according to the category of the logic circuit being implemented.

摘要翻译： 磁性随机存取存储器（MRAM）逻辑电路包括具有对应于第一类逻辑电路的第一电平的读取感测电路和对应于第二类逻辑电路的第二逻辑电平。 逻辑电路可以在具有第一逻辑电平的电路和具有第二逻辑电平的电路之间根据所实现的逻辑电路的类别来切换。

公开(公告)号：US08582354B1

公开(公告)日：2013-11-12

申请号：US13464060

申请日：2012-05-04

申请人： Xia Li ,  Wah Nam Hsu ,  Jung Pill Kim ,  Taehyun Kim ,  Seung H. Kang

发明人： Xia Li ,  Wah Nam Hsu ,  Jung Pill Kim ,  Taehyun Kim ,  Seung H. Kang

IPC分类号： G11C11/00 ,  G11C7/00 ,  G11C11/14

CPC分类号： G11C29/50 ,  G11C7/065 ,  G11C11/16 ,  G11C11/1673 ,  G11C11/5607 ,  G11C13/004 ,  G11C29/02 ,  G11C29/027 ,  G11C29/4401 ,  G11C29/50008 ,  G11C29/56

摘要： Methods and apparatus for testing a resistive memory element are provided. In an example, an initial test resistor in a resistance network coupled to a first input of a sense amplifier is selected, where the resistive memory element is coupled to a second input of the sense amplifier and an output of the sense amplifier is measured. Another test resistor is selected based on the output of the sense amplifier and both the measuring the output step and the selecting another test resistor step are repeated until the output of the sense amplifier changes. A resistance of the resistive memory element is estimated based on the last test resistor selected, where the selected test resistors and the resistive memory element pass respective currents having substantially similar amplitudes and are coupled to respective access transistors having substantially similar properties.

摘要翻译： 提供了用于测试电阻式存储元件的方法和装置。 在一个示例中，选择耦合到读出放大器的第一输入的电阻网络中的初始测试电阻器，其中电阻性存储器元件耦合到读出放大器的第二输入端，并测量读出放大器的输出。 基于读出放大器的输出选择另一个测试电阻器，并重复测量输出步骤，并重复选择另一个测试电阻器步骤，直到读出放大器的输出发生变化。 基于所选择的最后一个测试电阻来估计电阻性存储器元件的电阻，其中所选择的测试电阻器和电阻性存储器元件通过具有基本相似幅度的相应电流，并且耦合到具有基本上相似性质的相应的存取晶体管。

公开(公告)号：US08576617B2

公开(公告)日：2013-11-05

申请号：US13293565

申请日：2011-11-10

申请人： Xiaochun Zhu ,  Xia Li ,  Wenqing Wu ,  Jung Pill Kim ,  Seung H. Kang

发明人： Xiaochun Zhu ,  Xia Li ,  Wenqing Wu ,  Jung Pill Kim ,  Seung H. Kang

IPC分类号： G11C11/00 ,  G11C11/14

CPC分类号： G11C11/16 ,  G11C5/147 ,  G11C11/1673

摘要： A method of establishing a reference level includes providing first and second non-overlapping paths from a first node to a second node, providing first and second reference magnetic random access memory (MRAM) elements in the first path, providing third and fourth reference MRAM elements in the second path, measuring a first value indicative of a resistance between the first node and the second node, and setting the reference level based at least in part on the measured value. Also an associated reference circuit.

摘要翻译： 建立参考水平的方法包括提供从第一节点到第二节点的第一和第二非重叠路径，在第一路径中提供第一和第二参考磁随机存取存储器（MRAM）元件，提供第三和第四参考MRAM元件 在所述第二路径中，测量表示所述第一节点和所述第二节点之间的电阻的第一值，并且至少部分地基于所述测量值来设置所述参考电平。 还有一个相关的参考电路。

公开(公告)号：US08547736B2

公开(公告)日：2013-10-01

申请号：US12849043

申请日：2010-08-03

申请人： Hari M. Rao ,  Jung Pill Kim ,  Seung H. Kang ,  Xiaochun Zhu ,  Tae Hyun Kim ,  Kangho Lee ,  Xia Li ,  Wah Nam Hsu ,  Wuyang Hao ,  Jungwon Suh ,  Nicholas K. Yu ,  Matthew Michael Nowak ,  Steven M. Millendorf ,  Asaf Ashkenazi

发明人： Hari M. Rao ,  Jung Pill Kim ,  Seung H. Kang ,  Xiaochun Zhu ,  Tae Hyun Kim ,  Kangho Lee ,  Xia Li ,  Wah Nam Hsu ,  Wuyang Hao ,  Jungwon Suh ,  Nicholas K. Yu ,  Matthew Michael Nowak ,  Steven M. Millendorf ,  Asaf Ashkenazi

IPC分类号： G11C11/14

CPC分类号： G11C11/16 ,  G11C11/14 ,  G11C11/1655 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  G11C17/02 ,  G11C17/16 ,  G11C29/027

摘要： A method of generating a non-reversible state at a bitcell having a first magnetic tunnel junction (MTJ) and a second MTJ includes applying a program voltage to the first MTJ of the bitcell without applying the program voltage to the second MTJ of the bitcell. A memory device includes a bitcell having a first MTJ and a second MTJ and programming circuitry configured to generate a non-reversible state at the bitcell by applying a program signal to a selected one of the first MTJ and the second MTJ of the bitcell.

摘要翻译： 在具有第一磁性隧道结（MTJ）和第二MTJ的位单元处产生不可逆状态的方法包括将编程电压施加到位单元的第一MTJ，而不将编程电压施加到位单元的第二MTJ。 存储器件包括具有第一MTJ和第二MTJ的位单元以及被配置为通过将程序信号施加到位单元的第一MTJ和第二MTJ中的所选择的一个而在位单元处产生不可逆状态的编程电路。

公开(公告)号：US08537606B2

公开(公告)日：2013-09-17

申请号：US13033109

申请日：2011-02-23

申请人： Jung Pill Kim ,  Tae Hyun Kim

发明人： Jung Pill Kim ,  Tae Hyun Kim

IPC分类号： G11C11/14 ,  G11C7/00

CPC分类号： G11C7/08 ,  G11C11/1673

摘要： A Magnetic Random Access Memory (MRAM) includes read sensing circuitry having an equalizer device configured between a bit cell output node and a reference node of the bit cell. The equalizer is turned on to couple the output node to the reference node during an initial portion of a read operation and to decouple the output node from the reference node after an equalization delay period. A sense amplifier is enabled to provide a data output from the bit cell only after the delay period and decoupling of the output node from the reference node to provide balanced sensing speed of data represented by parallel and antiparallel state magnetic tunnel junctions (MTJs).

摘要翻译： 磁性随机存取存储器（MRAM）包括具有配置在比特单元输出节点和比特单元的参考节点之间的均衡器装置的读取感测电路。 在读操作的初始部分期间，均衡器被导通以将输出节点耦合到参考节点，并且在均衡延迟周期之后将输出节点与参考节点去耦。 读出放大器能够仅在延迟周期之后从位单元提供数据输出，并且将输出节点与参考节点解耦，以提供由并行和反并联状态磁隧道结（MTJ）表示的数据的平衡感测速度。

公开(公告)号：US20130201757A1

公开(公告)日：2013-08-08

申请号：US13586934

申请日：2012-08-16

申请人： Xia Li ,  Wenqing Wu ,  Jung Pill Kim ,  Xiaochun Zhu ,  Seung H. Kang ,  Raghu Sagar Madala ,  Kendrick H. Yuen

发明人： Xia Li ,  Wenqing Wu ,  Jung Pill Kim ,  Xiaochun Zhu ,  Seung H. Kang ,  Raghu Sagar Madala ,  Kendrick H. Yuen

IPC分类号： G11C11/14 ,  H01L29/82

CPC分类号： G11C11/16 ,  G11C11/15 ,  G11C11/161 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/5607 ,  G11C2211/5615 ,  G11C2211/562 ,  G11C2211/5633 ,  H01L27/222 ,  H01L27/228 ,  H01L43/08

摘要： A multi-free layer magnetic tunnel junction (MTJ) cell includes a bottom electrode layer, an anti-ferromagnetic layer on the bottom electrode layer, a fixed magnetization layer on the anti-ferromagnetic layer and a barrier layer on the fixed magnetization layer. A first free magnetization layer is on a first area of the barrier layer, and a capping layer is on the first free magnetization layer. A free magnetization layer is on a second area of the barrier layer, laterally displaced from the first area, and a capping layer is on the second free magnetization layer. Optionally current switches establish a read current path including the first free magnetization layer concurrent with not establishing a read current path including the second free magnetization layer. Optionally current switches establishing a read current path including the first and second free magnetization layer.

摘要翻译： 多自由层磁隧道结（MTJ）单元包括底电极层，底电极层上的反铁磁层，反铁磁层上的固定磁化层和固定磁化层上的阻挡层。 第一自由磁化层位于阻挡层的第一区域上，并且覆盖层位于第一自由磁化层上。 自由磁化层在阻挡层的第二区域上，从第一区域横向移位，并且覆盖层位于第二自由磁化层上。 可选地，电流开关建立包括第一自由磁化层的读取电流路径，同时不建立包括第二自由磁化层的读取电流路径。 可选地，电流开关建立包括第一和第二自由磁化层的读取电流路径。

公开(公告)号：US20130194862A1

公开(公告)日：2013-08-01

申请号：US13361760

申请日：2012-01-30

申请人： Seong-Ook Jung ,  Kyungho Ryu ,  Youngdon Jung ,  Jisu Kim ,  Jung Pill Kim ,  Seung H. Kang

发明人： Seong-Ook Jung ,  Kyungho Ryu ,  Youngdon Jung ,  Jisu Kim ,  Jung Pill Kim ,  Seung H. Kang

IPC分类号： G11C11/16

CPC分类号： G11C14/00 ,  G11C11/1659 ,  G11C11/1673 ,  G11C14/0081

摘要： A flip-flop has an output control node and an isolation switch selectively couples a retention sense node to the output control node. A sense circuit selectively couples an external sense current source to the retention sense node and to magnetic tunneling junction (MTJ) elements. Optionally a write circuit selectively injects a write current through one MTJ element and then another MTJ element. Optionally, a write circuit injects a write current through a first MTJ element concurrently with injecting a write current through a second MTJ element.

摘要翻译： 触发器具有输出控制节点，并且隔离开关选择性地将保持感测节点耦合到输出控制节点。 感测电路将外部感测电流源选择性地耦合到保持感测节点和磁性隧道结（MTJ）元件。 可选地，写入电路通过一个MTJ元件和另一个MTJ元件选择性地注入写入电流。 可选地，写入电路通过第一MTJ元件同时注入写入电流，并通过第二MTJ元件注入写入电流。

公开(公告)号：US08441850B2

公开(公告)日：2013-05-14

申请号：US12901074

申请日：2010-10-08

申请人： Kangho Lee ,  Tae Hyun Kim ,  Xia Li ,  Jung Pill Kim ,  Seung H. Kang

发明人： Kangho Lee ,  Tae Hyun Kim ,  Xia Li ,  Jung Pill Kim ,  Seung H. Kang

IPC分类号： G11C11/14

CPC分类号： G11C5/025 ,  G11C5/08 ,  G11C11/165 ,  H01L27/0207 ,  Y10T29/49117

摘要： A large scale memory array includes a uniform pattern of uniformly sized dummy bit cells and active bit cells. Sub-arrays within the large scale memory array are separated by the dummy bit cells. Signal distribution circuitry is formed with a width or height corresponding to the width or height of the dummy bit cells so that the signal distribution circuitry occupies the same footprint as the dummy bit cells without disrupting the uniform pattern across the large scale array. Edge dummy cells of a similar size or larger than the standard size bit cells may be placed around the edge of the large scale array to further reduce pattern loading affects.

摘要翻译： 大规模存储器阵列包括统一大小的虚拟位单元和有源位单元的均匀图案。 大规模存储器阵列中的子阵列由虚拟位单元分隔开。 信号分配电路形成为具有对应于虚拟位单元的宽度或高度的宽度或高度，使得信号分配电路占据与虚拟位单元相同的覆盖区，而不会破坏整个大规模阵列上的均匀图案。 类似大小或大于标准尺寸位单元的边缘虚拟单元可以放置在大规模阵列的边缘周围，以进一步减少图案负载影响。