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    CIRCUIT AND METHOD FOR GENERATING A REFERENCE LEVEL FOR A MAGNETIC RANDOM ACCESS MEMORY ELEMENT
    1.
    发明申请
    CIRCUIT AND METHOD FOR GENERATING A REFERENCE LEVEL FOR A MAGNETIC RANDOM ACCESS MEMORY ELEMENT 有权
    用于产生磁性随机存取元件的参考电平的电路和方法

    公开(公告)号：US20130121066A1

    公开(公告)日：2013-05-16

    申请号：US13293565

    申请日：2011-11-10

    申请人： Xiaochun Zhu ,  Xia Li ,  Wenqing Wu ,  Jung Pill Kim ,  Seung H. Kang

    发明人： Xiaochun Zhu ,  Xia Li ,  Wenqing Wu ,  Jung Pill Kim ,  Seung H. Kang

    IPC分类号： G11C11/16

    CPC分类号： G11C11/16 ,  G11C5/147 ,  G11C11/1673

    摘要： A method of establishing a reference level includes providing first and second non-overlapping paths from a first node to a second node, providing first and second reference magnetic random access memory (MRAM) elements in the first path, providing third and fourth reference MRAM elements in the second path, measuring a first value indicative of a resistance between the first node and the second node, and setting the reference level based at least in part on the measured value. Also an associated reference circuit.

    摘要翻译： 建立参考水平的方法包括提供从第一节点到第二节点的第一和第二非重叠路径，在第一路径中提供第一和第二参考磁随机存取存储器（MRAM）元件，提供第三和第四参考MRAM元件 在所述第二路径中，测量表示所述第一节点和所述第二节点之间的电阻的第一值，并且至少部分地基于所述测量值来设置所述参考电平。 还有一个相关的参考电路。

    Circuit and method for generating a reference level for a magnetic random access memory element
    3.
    发明授权
    Circuit and method for generating a reference level for a magnetic random access memory element 有权
    用于产生用于磁随机存取存储器元件的参考电平的电路和方法

    公开(公告)号：US08576617B2

    公开(公告)日：2013-11-05

    申请号：US13293565

    申请日：2011-11-10

    申请人： Xiaochun Zhu ,  Xia Li ,  Wenqing Wu ,  Jung Pill Kim ,  Seung H. Kang

    发明人： Xiaochun Zhu ,  Xia Li ,  Wenqing Wu ,  Jung Pill Kim ,  Seung H. Kang

    IPC分类号： G11C11/00 ,  G11C11/14

    CPC分类号： G11C11/16 ,  G11C5/147 ,  G11C11/1673

    摘要： A method of establishing a reference level includes providing first and second non-overlapping paths from a first node to a second node, providing first and second reference magnetic random access memory (MRAM) elements in the first path, providing third and fourth reference MRAM elements in the second path, measuring a first value indicative of a resistance between the first node and the second node, and setting the reference level based at least in part on the measured value. Also an associated reference circuit.

    摘要翻译： 建立参考水平的方法包括提供从第一节点到第二节点的第一和第二非重叠路径，在第一路径中提供第一和第二参考磁随机存取存储器（MRAM）元件，提供第三和第四参考MRAM元件 在所述第二路径中，测量表示所述第一节点和所述第二节点之间的电阻的第一值，并且至少部分地基于所述测量值来设置所述参考电平。 还有一个相关的参考电路。

    Configurable Memory Array
    5.
    发明申请
    Configurable Memory Array 有权
    可配置内存阵列

    公开(公告)号：US20120218805A1

    公开(公告)日：2012-08-30

    申请号：US13034763

    申请日：2011-02-25

    申请人： Jung Pill Kim ,  Hari M. Rao ,  Xiaochun Zhu ,  Xia Li ,  Seung H. Kang

    发明人： Jung Pill Kim ,  Hari M. Rao ,  Xiaochun Zhu ,  Xia Li ,  Seung H. Kang

    IPC分类号： G11C5/06 ,  H05K13/00 ,  G11C29/08 ,  G11C11/00 ,  G11C7/00

    CPC分类号： G11C11/1677 ,  G11C8/08 ,  G11C8/14 ,  G11C11/16 ,  G11C11/161 ,  G11C29/18 ,  G11C29/30 ,  G11C2029/1202 ,  G11C2029/2602 ,  H01L43/12

    摘要： Embodiments disclosed include a memory array having a plurality of bit lines and a plurality of source lines disposed in columns. A plurality of word lines is disposed in rows. A plurality of storage elements have a first subset of storage elements electrically decoupled from the memory array and a second subset of storage elements coupled to the memory array. The memory array further includes a plurality of bit cells, each including one storage element from the second subset of storage elements coupled to at least two transistors. The bit cells are coupled to the plurality of bit lines and the plurality source lines. Each transistor is coupled to one word line. The memory array can further include logic to select a high performance mode and a high density mode.

    摘要翻译： 所公开的实施例包括具有多个位线和多个排列成列的源极线的存储器阵列。 多行字线被排列成行。 多个存储元件具有与存储器阵列电分离的存储元件的第一子集和耦合到存储器阵列的存储元件的第二子集。 存储器阵列还包括多个位单元，每个位单元包括来自耦合到至少两个晶体管的存储元件的第二子集的一个存储元件。 位单元耦合到多个位线和多个源极线。 每个晶体管耦合到一个字线。 存储器阵列还可以包括选择高性能模式和高密度模式的逻辑。

    Non-volatile memory array configurable for high performance and high density
    6.
    发明授权
    Non-volatile memory array configurable for high performance and high density 有权
    非易失性存储器阵列可配置为高性能和高密度

    公开(公告)号：US08587982B2

    公开(公告)日：2013-11-19

    申请号：US13034763

    申请日：2011-02-25

    申请人： Jung Pill Kim ,  Hari M. Rao ,  Xiaochun Zhu ,  Xia Li ,  Seung H. Kang

    发明人： Jung Pill Kim ,  Hari M. Rao ,  Xiaochun Zhu ,  Xia Li ,  Seung H. Kang

    IPC分类号： G11C5/06

    CPC分类号： G11C11/1677 ,  G11C8/08 ,  G11C8/14 ,  G11C11/16 ,  G11C11/161 ,  G11C29/18 ,  G11C29/30 ,  G11C2029/1202 ,  G11C2029/2602 ,  H01L43/12

    摘要： Embodiments include a memory array having a plurality of bit lines and a plurality of source lines disposed in columns. A plurality of word lines is disposed in rows. A plurality of storage elements have a first subset of storage elements electrically decoupled from the memory array and a second subset of storage elements coupled to the memory array. The memory array further includes a plurality of bit cells, each including one storage element from the second subset of storage elements coupled to at least two transistors. The bit cells are coupled to the plurality of bit lines and the plurality source lines. Each transistor is coupled to one word line. The memory array can further include logic to select a high performance mode and a high density mode.

    摘要翻译： 实施例包括具有多个位线和多个排列成列的源极线的存储器阵列。 多行字线被排列成行。 多个存储元件具有与存储器阵列电分离的存储元件的第一子集和耦合到存储器阵列的存储元件的第二子集。 存储器阵列还包括多个位单元，每个位单元包括来自耦合到至少两个晶体管的存储元件的第二子集的一个存储元件。 位单元耦合到多个位线和多个源极线。 每个晶体管耦合到一个字线。 存储器阵列还可以包括选择高性能模式和高密度模式的逻辑。

    THREE PORT MTJ STRUCTURE AND INTEGRATION
    9.
    发明申请
    THREE PORT MTJ STRUCTURE AND INTEGRATION 有权
    三港MTJ结构与整合

    公开(公告)号：US20130114336A1

    公开(公告)日：2013-05-09

    申请号：US13356720

    申请日：2012-01-24

    申请人： Xia Li ,  Xiaochun Zhu ,  Seung H. Kang ,  Jung Pill Kim ,  Wah Nam Hsu ,  Taehyun Kim ,  Kangho Lee

    发明人： Xia Li ,  Xiaochun Zhu ,  Seung H. Kang ,  Jung Pill Kim ,  Wah Nam Hsu ,  Taehyun Kim ,  Kangho Lee

    IPC分类号： G11C11/14 ,  H01L21/8246 ,  H01L29/82

    CPC分类号： G11C11/161 ,  G11C8/16 ,  G11C11/16 ,  G11C11/1659 ,  H01L27/228 ,  H01L43/08

    摘要： A two-transistor one-MTJ (2T1MTJ) three port structure includes two separate pin layer structures coupled to one free layer structure. The pin layer structures may include an anti-ferromagnetic layer (AFM) layer coupled to a pin layer. The free layer structure includes free layer coupled to a barrier layer and a cap layer. The free layer structure may include a thin barrier layer coupled to each of the pin layer stacks. The three port MTJ structure provides separate write and read paths which improve read sensing margin without increasing write voltage or current. The three port MTJ structure may be fabricated with a simple two step MTJ etch process.

    摘要翻译： 双晶体管单MTJ（2T1MTJ）三端口结构包括耦合到一个自由层结构的两个独立的引脚层结构。 引脚层结构可以包括耦合到引脚层的反铁磁层（AFM）层。 自由层结构包括耦合到阻挡层和盖层的自由层。 自由层结构可以包括耦合到每个引脚层堆叠的薄势垒层。 三端口MTJ结构提供单独的写入和读取路径，从而提高读取感测余量，而不增加写入电压或电流。 三端口MTJ结构可以用简单的两步MTJ蚀刻工艺制造。

    Three port MTJ structure and integration
    10.
    发明授权
    Three port MTJ structure and integration 有权
    三端口MTJ结构和集成

    公开(公告)号：US09064589B2

    公开(公告)日：2015-06-23

    申请号：US13356720

    申请日：2012-01-24

    申请人： Xia Li ,  Xiaochun Zhu ,  Seung H. Kang ,  Jung Pill Kim ,  Wah Nam Hsu ,  Taehyun Kim ,  Kangho Lee

    发明人： Xia Li ,  Xiaochun Zhu ,  Seung H. Kang ,  Jung Pill Kim ,  Wah Nam Hsu ,  Taehyun Kim ,  Kangho Lee

    IPC分类号： G11C11/14 ,  G11C11/16 ,  G11C8/16 ,  H01L43/08 ,  H01L27/22

    CPC分类号： G11C11/161 ,  G11C8/16 ,  G11C11/16 ,  G11C11/1659 ,  H01L27/228 ,  H01L43/08

    摘要： A two-transistor one-MTJ (2T1MTJ) three port structure includes two separate pin layer structures coupled to one free layer structure. The pin layer structures may include an anti-ferromagnetic layer (AFM) layer coupled to a pin layer. The free layer structure includes free layer coupled to a barrier layer and a cap layer. The free layer structure may include a thin barrier layer coupled to each of the pin layer stacks. The three port MTJ structure provides separate write and read paths which improve read sensing margin without increasing write voltage or current. The three port MTJ structure may be fabricated with a simple two step MTJ etch process.

    摘要翻译： 双晶体管单MTJ（2T1MTJ）三端口结构包括耦合到一个自由层结构的两个独立的引脚层结构。 引脚层结构可以包括耦合到引脚层的反铁磁层（AFM）层。 自由层结构包括耦合到阻挡层和盖层的自由层。 自由层结构可以包括耦合到每个引脚层堆叠的薄势垒层。 三端口MTJ结构提供单独的写入和读取路径，从而提高读取感测余量，而不增加写入电压或电流。 三端口MTJ结构可以用简单的两步MTJ蚀刻工艺制造。