公开(公告)号：US08971478B2

公开(公告)日：2015-03-03

申请号：US13575490

申请日：2011-02-10

申请人： Shige Furuta ,  Yuhichiroh Murakami ,  Yasushi Sasaki ,  Takahiro Yamaguchi ,  Seijirou Gyouten

发明人： Shige Furuta ,  Yuhichiroh Murakami ,  Yasushi Sasaki ,  Takahiro Yamaguchi ,  Seijirou Gyouten

IPC分类号： G11C19/00 ,  G11C19/28 ,  G09G3/36

CPC分类号： G11C19/28 ,  G09G3/3677

摘要： A shift register includes a plurality of stages of unit circuits each including a flip-flop. Each of the unit circuits generates, by obtaining a sync signal in accordance with an output from the flip-flop, an output signal. The flip-flop includes a first switch and a second switch and a latch circuit for latching a signal supplied thereto and outputting the signal as the output from the flip-flop. A first shift direction signal is supplied to the latch circuit via the first switch, and the second shift direction signal is supplied to the latch circuit via the second switch. In each unit circuit other than those of the first and last stages, an output signal from a previous stage is supplied to a control terminal of the first switch, and an output signal from a subsequent stage is supplied to a control terminal of the second switch.

摘要翻译： 移位寄存器包括多个阶段的单元电路，每个单元电路包括一个触发器。 每个单元电路通过根据触发器的输出获得同步信号来产生输出信号。 触发器包括第一开关和第二开关以及用于锁存提供给其的信号的锁存电路，并将该信号作为触发器的输出输出。 第一移位方向信号通过第一开关提供给锁存电路，第二移位方向信号通过第二开关提供给锁存电路。 在除了第一级和最后级之外的每个单元电路中，来自前一级的输出信号被提供给第一开关的控制端，并且来自后级的输出信号被提供给第二开关的控制端 。

公开(公告)号：US08923472B2

公开(公告)日：2014-12-30

申请号：US13819046

申请日：2011-08-31

申请人： Yasushi Sasaki ,  Yuhichiroh Murakami ,  Etsuo Yamamoto

发明人： Yasushi Sasaki ,  Yuhichiroh Murakami ,  Etsuo Yamamoto

IPC分类号： G11C19/00 ,  H03K3/02 ,  G11C19/18 ,  G11C19/28 ,  G09G3/36

CPC分类号： H03K3/02 ,  G09G3/3677 ,  G09G2310/0286 ,  G11C19/184 ,  G11C19/28

摘要： A flip-flop of the present invention includes: an input terminal; an output terminal; a first control signal terminal and a second control signal terminal; a first output section including a bootstrap capacitor, the first output section being connected to the first control signal terminal and the output terminal; a second output section connected to a first output section source and the output terminal; a first input section connected to the input terminal, the first input section charging the bootstrap capacitor; a discharge section discharging the bootstrap capacitor; a second input section connected to the input terminal, the second input section being also connected to the second output section; a reset section controlling the discharge section and the second output section, the reset section being connected to the second control signal terminal; a first initialization section controlling the first output section; a second initialization section controlling the first input section; and a third initialization section controlling the discharge section and the second output section. This makes it possible to realize a shift register capable of performing an all-ON operation regardless of clock signals.

摘要翻译： 本发明的触发器包括：输入端子; 输出端子; 第一控制信号端和第二控制信号端; 第一输出部分，包括自举电容器，第一输出部分连接到第一控制信号端子和输出端子; 连接到第一输出部分源和输出端的第二输出部分; 连接到所述输入端子的第一输入部分，所述第一输入部分对所述自举电容器充电; 放电部，使自举电容器放电; 连接到所述输入端子的第二输入部分，所述第二输入部分也连接到所述第二输出部分; 控制所述放电部和所述第二输出部的复位部，所述复位部与所述第二控制信号端子连接; 控制所述第一输出部的第一初始化部; 控制所述第一输入部的第二初始化部; 以及控制排出部和第二输出部的第三初始化部。 这使得可以实现无论时钟信号如何执行全导通操作的移位寄存器。

公开(公告)号：US08860646B2

公开(公告)日：2014-10-14

申请号：US13395716

申请日：2010-05-18

申请人： Shuji Nishi ,  Seijirou Gyouten ,  Yuhichiroh Murakami ,  Shige Furuta ,  Yasushi Sasaki

发明人： Shuji Nishi ,  Seijirou Gyouten ,  Yuhichiroh Murakami ,  Shige Furuta ,  Yasushi Sasaki

IPC分类号： G09G3/36

CPC分类号： G09G3/3618 ,  G09G3/3614 ,  G09G3/3659 ,  G09G2300/0823 ,  G09G2300/0852

摘要： A memory liquid crystal display device includes a transistor (N1), a transistor (N2), a transistor (N3), a transistor (N4), a first storage capacitor (storage capacitor of an overlapping part of a capacitor electrode 37a and a CS line CSL(i)) connected to a pixel electrode (7), and a second storage capacitor (storage capacitor of an overlapping part of a capacitor electrode 37b and a CS extension section 10bb) connected to the pixel electrode (7) via the transistor (N2), the pixel electrode (7) being connected to (a) a source line (SL(j)) via the transistor (N1), (b) a data transfer control line (DT(i)) via the transistor (N4) and the third transistor, (c) a drain electrode (9a) of the transistor (N1) via a contact hole (13), and (d) a source electrode (8b) of the transistor (N2) and to a drain electrode (9c) of the transistor (N4), via a contact hole (14). This allows for improving a yield rate and for reducing malfunction caused by noise generated between signal lines, in a memory liquid crystal display device.

摘要翻译： 存储液晶显示装置包括晶体管（N1），晶体管（N2），晶体管（N3），晶体管（N4），第一存储电容器（电容器电极37a的重叠部分的存储电容器和CS 连接到像素电极（7）的线CSL（i））和连接到像素电极（7）的第二存储电容器（电容器电极37b和CS延伸部分10bb的重叠部分的存储电容器） （N2），经由晶体管（N1）与（a）源极线（SL（j））连接的像素电极（7），（b）经由晶体管的数据传输控制线（DT（i） N4）和第三晶体管，（c）经由接触孔（13）的晶体管（N1）的漏电极（9a）和（d）晶体管（N2）的源电极（8b）和漏极 晶体管（N4）的电极（9c）经由接触孔（14）。 这允许在存储器液晶显示装置中提高成品率并减少由信号线之间产生的噪声引起的故障。

公开(公告)号：US08791895B2

公开(公告)日：2014-07-29

申请号：US13395536

申请日：2010-05-26

申请人： Makoto Yokoyama ,  Shige Furuta ,  Yuhichiroh Murakami ,  Yasushi Sasaki ,  Seijirou Gyouten ,  Shuji Nishi

发明人： Makoto Yokoyama ,  Shige Furuta ,  Yuhichiroh Murakami ,  Yasushi Sasaki ,  Seijirou Gyouten ,  Shuji Nishi

IPC分类号： G09G3/36

CPC分类号： G09G3/3648 ,  G02F1/13624 ,  G09G2300/043 ,  G09G2300/0819 ,  G09G2300/0852 ,  G09G2300/0876 ,  G09G2310/063 ,  G09G2310/08 ,  G09G2320/0219 ,  G09G2320/0247 ,  G09G2340/0428

摘要： In a memory liquid crystal display device, a potential of a storage capacitor line signal (CS) supplied to the CS lines (CSL(i)) are once decreased (ΔVcs) while the gate lines (GL(i)) are made simultaneously active (period t4, period t10) in the data holding period (T2), and the potential of the storage capacitor line signal (CS) is made back to its original potential while the gate lines (GL(i)) are made simultaneously inactive and the refresh output control lines (RC(i)) are made active (period t5, period t11). This reduces flicker, thereby allowing for improvement in display quality of the memory liquid crystal display device.

摘要翻译： 在存储器液晶显示装置中，提供给CS线（CSL（i））的辅助电容配线信号（CS）的电位在制作栅极线（GL（i））时一度减小（＆Dgr; Vcs） 在数据保持期间（T2）中同时有效（周期t4，期间t10），并且保持电容配线信号（CS）的电位恢复到原来的电位，而同时进行栅极线（GL（i）） 并且刷新输出控制线（RC（i））被激活（时段t5，周期t11）。 这减少了闪烁，从而可以提高存储器液晶显示装置的显示质量。

公开(公告)号：US08743042B2

公开(公告)日：2014-06-03

申请号：US13395697

申请日：2010-04-23

申请人： Yasushi Sasaki ,  Yuhichiroh Murakami ,  Shige Furuta ,  Seijirou Gyouten ,  Shuji Nishi

发明人： Yasushi Sasaki ,  Yuhichiroh Murakami ,  Shige Furuta ,  Seijirou Gyouten ,  Shuji Nishi

IPC分类号： G09G3/36 ,  G06F3/038 ,  G09G5/00

CPC分类号： G09G3/3607 ,  G09G3/3614 ,  G09G3/3618 ,  G09G3/3655 ,  G09G3/3659 ,  G09G2300/0814 ,  G09G2300/0823 ,  G09G2300/0842 ,  G09G2300/0852 ,  G09G2300/0861 ,  G09G2320/0219 ,  G09G2330/021 ,  G09G2330/022

摘要： Provided are a display device capable of preventing image noise arising from changes in potential of a common electrode and auxiliary capacitor lines at the time of a switch between a normal mode and a memory mode and a method for driving such a display device. In a case where it is necessary to cause the common electrode and the auxiliary capacitor lines to change in potential along with a switch between the normal mode and the memory mode, the change in potential is made while electrically connecting a node of each memory circuit to a corresponding source line with the corresponding source line having its potential fixed and with the memory circuit having its a switch circuit in a conductive state.

摘要翻译： 提供了能够防止在正常模式和存储模式之间的切换时由公共电极和辅助电容器线的电位变化引起的图像噪声的显示装置以及用于驱动这种显示装置的方法。 在需要使公共电极和辅助电容线与正常模式和存储模式之间的切换一起改变电位的情况下，在将每个存储器电路的节点电连接到 对应的源极线，其相应的源极线具有其电位固定，并且存储电路具有其导通状态的开关电路。

公开(公告)号：US08717273B2

公开(公告)日：2014-05-06

申请号：US13395998

申请日：2010-06-25

申请人： Takuya Hachida ,  Yasushi Sasaki ,  Yuhichiroh Murakami ,  Shuji Nishi ,  Seijirou Gyouten

发明人： Takuya Hachida ,  Yasushi Sasaki ,  Yuhichiroh Murakami ,  Shuji Nishi ,  Seijirou Gyouten

IPC分类号： G09G3/36

CPC分类号： G09G3/3659 ,  G09G2300/0842 ,  G09G2330/021 ,  G09G2340/0435 ,  G09G2360/144

摘要： A memory-type liquid crystal display device includes a liquid crystal panel including memory circuits, and conducts a refresh operation more than once during a display holding period after rewriting of a screen. The memory-type liquid crystal display device increases at least one of (i) a frequency at which the screen is rewritten and (ii) a frequency at which the refresh operation is conducted during the display holding period as an intensity of light received by the liquid crystal panel increases. This allows the memory-type liquid crystal display device to reduce power consumption while keeping its display quality.

摘要翻译： 记忆型液晶显示装置包括具有存储电路的液晶面板，并且在重写画面之后的显示保持期间不止一次进行刷新动作。 记忆型液晶显示装置增加以下至少一个：（i）画面重写的频率和（ii）在显示保持期间进行刷新操作的频率，作为由 液晶面板增加。 这使得存储型液晶显示装置在保持其显示质量的同时降低功耗。

公开(公告)号：US08665255B2

公开(公告)日：2014-03-04

申请号：US12733813

申请日：2008-07-24

申请人： Sachio Tsujino ,  Shuji Nishi ,  Yuhichiroh Murakami ,  Yasushi Sasaki ,  Seijirou Gyouten

发明人： Sachio Tsujino ,  Shuji Nishi ,  Yuhichiroh Murakami ,  Yasushi Sasaki ,  Seijirou Gyouten

IPC分类号： G09G5/00

CPC分类号： H02M3/073

摘要： An object of the present invention is to provide a power supply circuit including a charge-pumping booster section which uses switching elements provided only by N-channel transistors yet does not have a problem of voltage drop by threshold value. In a booster section (11a), capacitors (C1) and (C2) have their respective first terminals connected with transistors (Q1, Q3) and (Q2, Q4) respectively. Each transistor has its gate terminal supplied with control signals generated in a driver section (11b). The driver section (11b) includes capacitors (C3, C4) connected with input terminals (Ti3, Ti4) for respective supply of clock signals DCK2, DCK2B each having a voltage alternating between −VDD and VDD (VDD represents an input supply voltage from outside), as level-shifted signals of clock signals DCK1, DCK1B which are supplied to second terminals of the capacitors (C1, C2) respectively. In this arrangement, the driver section 11b generates signals each having a voltage alternating between VDD and 3VDD, as the control signals.

摘要翻译： 本发明的目的是提供一种电源电路，其包括使用仅由N沟道晶体管提供的开关元件的电荷泵浦升压器部分，但不具有通过阈值的电压降的问题。 在升压部（11a）中，电容器（C1）和（C2）分别具有与晶体管（Q1，Q3）和（Q2，Q4）相连的各自的第一端子。 每个晶体管的栅极端子提供有在驱动器部分（11b）中产生的控制信号。 驱动器部分（11b）包括与输入端子（Ti3，Ti4）连接的电容器（C3，C4），用于各自提供时钟信号DCK2，DCK2B各自具有在-VDD和VDD之间交替的电压（VDD表示来自外部的输入电源电压 ）作为分别提供给电容器（C1，C2）的第二端子的时钟信号DCK1，DCK1B的电平移位信号。 在这种布置中，驱动器部分11b产生各自具有在VDD和3VDD之间交替的电压的信号作为控制信号。

公开(公告)号：US08493312B2

公开(公告)日：2013-07-23

申请号：US13571608

申请日：2012-08-10

申请人： Shige Furuta ,  Yuhichiroh Murakami ,  Yasushi Sasaki ,  Shinsaku Shimizu

发明人： Shige Furuta ,  Yuhichiroh Murakami ,  Yasushi Sasaki ,  Shinsaku Shimizu

IPC分类号： G09G3/36

CPC分类号： G11C19/184 ,  G09G3/3677 ,  G09G3/3688 ,  G09G2310/0286 ,  G09G2330/021

摘要： In one embodiment of the present invention, a unit circuit of a shift register includes a bootstrap circuit configured with a transistor T1, a transistor T2 and a capacitor, a transistor T3, a transistor T4, and a reset signal generation circuit. By use of two-phase clock signals and whose high level periods do not overlap with each other, the reset signal generation circuit generates a reset signal which is at a high level in a normal state and changes to a low level when an input signal turns into the high level. During a period that the reset signal is at the high level, transistors T3 and T4 perform discharge of a node and pull-down of an output signal. Thus, it is possible to obtain a power-saving shift register that fixes an output signal at a low level in a normal state without allowing a through current to flow therein.

摘要翻译： 在本发明的一个实施例中，移位寄存器的单元电路包括配置有晶体管T1，晶体管T2和电容器的晶体管T3，晶体管T4和复位信号产生电路的自举电路。 通过使用两相时钟信号并且其高电平周期彼此不重叠，复位信号产生电路产生在正常状态下处于高电平的复位信号，并且当输入信号变为低电平时变为低电平 进入高层。 在复位信号为高电平的期间，晶体管T3，T4进行节点的放电，输出信号的下拉。 因此，可以获得省电移位寄存器，其将正常状态下的输出信号固定在低电平，而不允许通流通过。

公开(公告)号：US20130155044A1

公开(公告)日：2013-06-20

申请号：US13818462

申请日：2011-08-30

申请人： Hiroyuki Ohkawa ,  Yasushi Sasaki ,  Yuhichiroh Murakami ,  Etsuo Yamamoto

发明人： Hiroyuki Ohkawa ,  Yasushi Sasaki ,  Yuhichiroh Murakami ,  Etsuo Yamamoto

IPC分类号： G11C19/28

CPC分类号： G11C19/28 ,  G09G3/3677 ,  G09G2310/0286

摘要： A unit circuit (11) includes: a transistor (T2) having its drain terminal to be supplied with a clock signal (CK) and its source terminal connected to an output terminal (OUT); a transistor (T9) which, when supplied with an active all-on control signal (AON), outputs an ON voltage to the output terminal (OUT), and which, when supplied with a nonactive all-on control signal (AONB), stops outputting the ON voltage; a transistor (T1) which supplies the ON voltage to a control terminal of the transistor (T2) in accordance with an input signal (IN); a transistor (T4) which, when supplied with the active all-on control signal (AON), supplies an OFF voltage to a control terminal of the transistor (T2). This makes it possible to provide a shift register of a simple structure that can prevent a malfunction from occurring after all-on operation, and to provide a display device.

摘要翻译： 单元电路（11）包括：晶体管（T2），其漏极端子被提供有时钟信号（CK），其源极端子连接到输出端子（OUT）; 当提供有源全通控制信号（AON）时，将晶体管（T9）输出到输出端（OUT）的导通电压，并且当被提供有非活动全通控制信号（AONB）时， 停止输出ON电压; 晶体管（T1），其根据输入信号（IN）将导通电压提供给晶体管（T2）的控制端子; 当提供有源全通控制信号（AON）时，晶体管（T4）向晶体管（T2）的控制端提供OFF电压。 这使得可以提供能够防止在全部操作之后发生故障的简单结构的移位寄存器，并且提供显示装置。

公开(公告)号：US20130147524A1

公开(公告)日：2013-06-13

申请号：US13818693

申请日：2011-09-01

申请人： Takuya Hachida ,  Yasushi Sasaki ,  Yuhichiroh Murakami ,  Etsuo Yamamoto

发明人： Takuya Hachida ,  Yasushi Sasaki ,  Yuhichiroh Murakami ,  Etsuo Yamamoto

IPC分类号： H03K17/687

CPC分类号： H03K17/687 ,  G09G3/3677 ,  G09G2300/0426 ,  G09G2310/0286 ,  H01L27/124 ,  H01L27/1255 ,  H03K3/356008 ,  H03K3/356026 ,  H03K19/01714

摘要： A transistor circuit includes at least one transistor, wherein at least part of a connecting portion that connects the transistor (Tr1) and a power supply line (33) is formed from a material of which a channel of the transistor (Tr1) is made. This configuration reduces a circuit area of the transistor circuit.

摘要翻译： 晶体管电路包括至少一个晶体管，其中连接晶体管（Tr1）和电源线（33）的连接部分的至少一部分由形成晶体管（Tr1）的沟道的材料形成。 该配置减小了晶体管电路的电路面积。