公开(公告)号：US20050050400A1

公开(公告)日：2005-03-03

申请号：US10653020

申请日：2003-08-30

申请人： John Wuu ,  Donald Weiss ,  Matthew Unangst

发明人： John Wuu ,  Donald Weiss ,  Matthew Unangst

IPC分类号： G06F11/00

CPC分类号： G11C29/4401 ,  G11C29/802 ,  G11C29/848

摘要： A computer system is disclosed that includes a memory, a memory defect map, and a shift encoder. The memory includes a plurality of bits and a plurality of input/output ports for accessing the plurality of bits. The memory defect map specifies positions of defective ones of the plurality of bits. The shift encoder encodes positions of defective ones of the plurality of bits in a shift encoding. The shift encoding includes a shift redundancy record representing positions of transitions between functional bits and defective bits in the memory, and a hints record representing numbers of bits in sets of consecutive defective bits in the memory.

摘要翻译： 公开了一种包括存储器，存储器缺陷映射和移位编码器的计算机系统。 存储器包括用于访问多个位的多个位和多个输入/输出端口。 存储器缺陷图指定多个位中的有缺陷位的位置。 移位编码器在移位编码中编码多个位中的有缺陷位的位置。 移位编码包括表示存储器中的功能位和缺陷位之间的转换位置的移位冗余记录，以及表示存储器中的连续缺陷位集合中的位数的提示记录。

公开(公告)号：US10431517B2

公开(公告)日：2019-10-01

申请号：US15686558

申请日：2017-08-25

申请人： John Wuu ,  Samuel Naffziger ,  Patrick J. Shyvers ,  Milind S. Bhagavat ,  Kaushik Mysore ,  Brett P. Wilkerson

发明人： John Wuu ,  Samuel Naffziger ,  Patrick J. Shyvers ,  Milind S. Bhagavat ,  Kaushik Mysore ,  Brett P. Wilkerson

IPC分类号： H01L23/367 ,  H01L25/00 ,  H01L25/065 ,  H01L23/36 ,  H01L23/373

摘要： Various semiconductor chip devices with stacked chips are disclosed. In one aspect, a semiconductor chip device is provided. The semiconductor chip device includes a first semiconductor chip that has a floor plan with a high heat producing area and a low heat producing area. At least one second semiconductor chip is stacked on the low heat producing area. The semiconductor chip device also includes means for transferring heat from the high heat producing area.

公开(公告)号：US20100146330A1

公开(公告)日：2010-06-10

申请号：US12330012

申请日：2008-12-08

申请人： Sang Dhong ,  Jin Cho ,  John Wuu ,  Gurupada Mandal

发明人： Sang Dhong ,  Jin Cho ,  John Wuu ,  Gurupada Mandal

IPC分类号： G06F11/20

CPC分类号： G06F11/1048 ,  G11C2029/0411

摘要： An error correction module is disclosed whereby two bit cells are used to store a bit of information in a redundant manner so that a redundant error correction module can correct a sporadic data error at one of the two bits.

摘要翻译： 公开了一种误差校正模块，其中两个比特单元用于以冗余的方式存储一位信息，使得冗余纠错模块可以校正两个比特之一的零星数据错误。

公开(公告)号：US06580635B1

公开(公告)日：2003-06-17

申请号：US10133946

申请日：2002-04-25

申请人： Todd W. Mellinger ,  Jonathan E. Lachman ,  John Wuu

发明人： Todd W. Mellinger ,  Jonathan E. Lachman ,  John Wuu

IPC分类号： G11C1140

CPC分类号： G11C7/12 ,  G11C7/18

摘要： During read operations of a column of RAM cells, a bitline is electrically broken into two sections. This reduces the capacitance that needs to be discharged by the RAM cell itself. A buffer is used during the read operation to relay data from one part of the split bitline to the other. A weak pullup path is also provided to hold the non-driven end of the line in a stable condition. During non-read operations, the two sections of bitline are electrically connected.

摘要翻译： 在一列RAM单元的读操作期间，位线被电分为两部分。 这就降低了RAM单元本身需要放电的电容。 在读取操作期间使用缓冲器将数据从分割位线的一部分中继到另一部分。 还提供弱上拉路径以将线的非驱动端保持在稳定状态。 在非读取操作期间，位线的两个部分电连接。

公开(公告)号：US20130155795A1

公开(公告)日：2013-06-20

申请号：US13329580

申请日：2011-12-19

申请人： Mayank Gupta ,  John Wuu

发明人： Mayank Gupta ,  John Wuu

IPC分类号： G11C29/00

CPC分类号： G11C29/50 ,  G11C11/412 ,  H01L27/11

摘要： A method for recovering failed bit cells in an integrated circuit memory is disclosed. In one embodiment, the method includes stress testing an integrated circuit having a memory, wherein the memory includes a plurality of bit cells. The method further includes holding at least one internal node of the selected one of the plurality of bit cells at a first predetermined state for a period sufficient to cause a shift in a threshold voltage of a transistor in the selected one of the plurality of bit cells.

摘要翻译： 公开了一种用于恢复集成电路存储器中的故障比特单元的方法。 在一个实施例中，该方法包括对具有存储器的集成电路进行压力测试，其中存储器包括多个位单元。 所述方法还包括将所述多个比特单元中的所选择的一个比特单元的至少一个内部节点保持在第一预定状态，持续足以引起所述多个比特单元中所选择的一个比特单元中的晶体管的阈值电压的偏移 。

公开(公告)号：US08464130B2

公开(公告)日：2013-06-11

申请号：US12330012

申请日：2008-12-08

申请人： Sang Dhong ,  Jin Cho ,  John Wuu ,  Gurupada Mandal

发明人： Sang Dhong ,  Jin Cho ,  John Wuu ,  Gurupada Mandal

IPC分类号： G06F11/00

CPC分类号： G06F11/1048 ,  G11C2029/0411

摘要： An error correction module is disclosed whereby two bit cells are used to store a bit of information in a redundant manner so that a redundant error correction module can correct a sporadic data error at one of the two bits.

摘要翻译： 公开了一种误差校正模块，其中两个比特单元用于以冗余的方式存储一位信息，使得冗余纠错模块可以校正两个比特之一的零星数据错误。

公开(公告)号：US20100002502A1

公开(公告)日：2010-01-07

申请号：US12167821

申请日：2008-07-03

申请人： Sang Dhong ,  Jin Cho ,  John Wuu ,  Gurupada Mandal

发明人： Sang Dhong ,  Jin Cho ,  John Wuu ,  Gurupada Mandal

IPC分类号： G11C11/34 ,  G11C7/00

CPC分类号： G11C15/04 ,  G06F12/0864 ,  G06F12/0895 ,  G11C11/39

摘要： A content addressable memory includes a first plurality of search lines, a second plurality of search lines, a first match line, and a storage location. Each search line of the first plurality of search lines receives a corresponding high voltage level or low voltage level during a match detect operation, and each search line of the second plurality of search lines to receive a corresponding high voltage level or low voltage level during the match detect operation. The storage location of the content addressable memory includes a plurality of CAM cells, each CAM cell a first thyristor and second thyristor.

摘要翻译： 内容可寻址存储器包括第一多个搜索线，第二多个搜索线，第一匹配线和存储位置。 第一多个搜索线的每个搜索线在匹配检测操作期间接收相应的高电压电平或低电压电平，并且第二多个搜索线的每个搜索线在期间接收相应的高电压电平或低电压电平 匹配检测操作。 内容可寻址存储器的存储位置包括多个CAM单元，每个CAM单元都是第一晶闸管和第二晶闸管。

公开(公告)号：US20070081409A1

公开(公告)日：2007-04-12

申请号：US11234480

申请日：2005-09-23

申请人： John Wuu ,  Jonathan Lachman ,  Donald Weiss

发明人： John Wuu ,  Jonathan Lachman ,  Donald Weiss

IPC分类号： G11C5/14

CPC分类号： G11C7/12 ,  G11C11/413 ,  G11C2207/2227

摘要： A method for reducing power in an SRAM is achieved by applying a first voltage to all bitlines of a section of the SRAM in standby operation and applying a second voltage to all the bitlines of a section of the SRAM in normal operation. The first voltage is not greater than the second voltage.

摘要翻译： 通过在待机操作中对SRAM的一部分的所有位线施加第一电压并且在正常操作中对SRAM的一部分的所有位线施加第二电压来实现用于降低SRAM中的功率的方法。 第一电压不大于第二电压。

公开(公告)号：US06282143B1

公开(公告)日：2001-08-28

申请号：US09084689

申请日：1998-05-26

申请人： Kevin Zhang ,  John Wuu

发明人： Kevin Zhang ,  John Wuu

IPC分类号： G11C800

CPC分类号： G11C8/16

摘要： A static random-access memory (SRAM) comprises multi-port storage cells with built-in column-interleave selection circuitry which allow a storage cell to be written to via a plurality of different write paths. Column selects are built into each storage cell by adding an additional isolating switch between the storage node of the storage cell and the bitline of a particular write path in order to prevent a cell write from affecting other storage cells connected to the same wordline in the same interleaved array. The write data bus corresponding to each write path for all interleaved cells are shared by all storage cells in a common interleave group, and each adjacent pair of storage cells in a common row share bitlines coupled to the common data bus, resulting in smaller number of required bitlines.

摘要翻译： 静态随机存取存储器（SRAM）包括具有内置列交错选择电路的多端口存储单元，其允许经由多个不同写入路径写入存储单元。 通过在存储单元的存储节点和特定写入路径的位线之间添加一个额外的隔离开关，可以在每个存储单元中内置列选择，以防止单元写入影响连接到同一字线的其他存储单元 交错数组。 与所有交织单元的每个写入路径对应的写数据总线由公共交错组中的所有存储单元共享，并且公共行中的每个相邻的存储单元对共享与公共数据总线相连的位线，导致较小数量的 需要的位线

公开(公告)号：US20190067152A1

公开(公告)日：2019-02-28

申请号：US15686558

申请日：2017-08-25

申请人： John Wuu ,  Samuel Naffziger ,  Patrick J. Shyvers ,  Milind S. Bhagavat ,  Kaushik Mysore ,  Brett P. Wilkerson

发明人： John Wuu ,  Samuel Naffziger ,  Patrick J. Shyvers ,  Milind S. Bhagavat ,  Kaushik Mysore ,  Brett P. Wilkerson

IPC分类号： H01L23/367 ,  H01L25/065 ,  H01L25/00

摘要： Various semiconductor chip devices with stacked chips are disclosed. In one aspect, a semiconductor chip device is provided. The semiconductor chip device includes a first semiconductor chip that has a floor plan with a high heat producing area and a low heat producing area. At least one second semiconductor chip is stacked on the low heat producing area. The semiconductor chip device also includes means for transferring heat from the high heat producing area.