公开(公告)号：US08103894B2

公开(公告)日：2012-01-24

申请号：US12429622

申请日：2009-04-24

申请人： Ganesh Balakrishnan ,  Anil Krishna

发明人： Ganesh Balakrishnan ,  Anil Krishna

IPC分类号： G06F1/00 ,  G06F1/26 ,  G06F1/32 ,  G06F12/00 ,  G06F13/00

CPC分类号： G06F1/3203 ,  G06F1/3275 ,  G06F12/0811 ,  G06F12/0846 ,  Y02D10/13 ,  Y02D10/14

摘要： Embodiments that dynamically conserve power in non-uniform cache access (NUCA) caches are contemplated. Various embodiments comprise a computing device, having one or more processors coupled with one or more NUCA cache elements. The NUCA cache elements may comprise one or more banks of cache memory, wherein ways of the cache are vertically distributed across multiple banks. To conserve power, the computing devices generally turn off groups of banks, in a sequential manner according to different power states, based on the access latencies of the banks. The computing devices may first turn off groups having the greatest access latencies. The computing devices may conserve additional power by turning of more groups of banks according to different power states, continuing to turn off groups with larger access latencies before turning off groups with the smaller access latencies.

摘要翻译： 预期在非均匀缓存访问（NUCA）高速缓存中动态地节省功率的实施例。 各种实施例包括具有与一个或多个NUCA高速缓存元件耦合的一个或多个处理器的计算设备。 NUCA缓存元件可以包括一个或多个高速缓冲存储器组，其中高速缓存的方式在多个存储体上垂直分布。 为了节省功率，计算设备通常基于银行的接入延迟，根据不同的功率状态以顺序方式关闭组的组。 计算设备可以首先关闭具有最大访问延迟的组。 计算设备可以通过根据不同的功率状态转换更多组的组来节省附加功率，在关闭具有较小的接入延迟的组之前继续关闭具有较大接入延迟的组。

公开(公告)号：US20100274973A1

公开(公告)日：2010-10-28

申请号：US12429754

申请日：2009-04-24

申请人： Ganesh Balakrishnan ,  Gordon B. Bell ,  Anil Krishna ,  Srinivasan Ramani

发明人： Ganesh Balakrishnan ,  Gordon B. Bell ,  Anil Krishna ,  Srinivasan Ramani

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0846 ,  G06F12/0811

摘要： Embodiments that dynamically reorganize data of cache lines in non-uniform cache access (NUCA) caches are contemplated. Various embodiments comprise a computing device, having one or more processors coupled with one or more NUCA cache elements. The NUCA cache elements may comprise one or more banks of cache memory, wherein ways of the cache are horizontally distributed across multiple banks. To improve access latency of the data by the processors, the computing devices may dynamically propagate cache lines into banks closer to the processors using the cache lines. To accomplish such dynamic reorganization, embodiments may maintain “direction” bits for cache lines. The direction bits may indicate to which processor the data should be moved. Further, embodiments may use the direction bits to make cache line movement decisions.

摘要翻译： 预期在非均匀缓存访问（NUCA）高速缓存中动态地重组高速缓存线的数据的实施例。 各种实施例包括具有与一个或多个NUCA高速缓存元件耦合的一个或多个处理器的计算设备。 NUCA高速缓存元件可以包括一个或多个高速缓冲存储器组，其中高速缓存的方式在多个存储体之间水平分布。 为了改善处理器对数据的访问等待时间，计算设备可以使用高速缓存行来将缓存线路动态地传播到更靠近处理器的存储体中。 为了实现这种动态重组，实施例可以保持高速缓存行的“方向”位。 方向位可以指示哪个处理器应该移动数据。 此外，实施例可以使用方向位来进行高速缓存行移动决定。

公开(公告)号：US20080282028A1

公开(公告)日：2008-11-13

申请号：US11746411

申请日：2007-05-09

申请人： Ganesh Balakrishnan ,  Anil Krishna

发明人： Ganesh Balakrishnan ,  Anil Krishna

IPC分类号： G06F12/00

CPC分类号： G11C11/4076 ,  G06F12/0215 ,  G06F2212/1016 ,  G06F2212/6026 ,  G11C7/1045 ,  G11C11/4072

摘要： Embodiments of the present invention address deficiencies of the art in respect to memory management and provide a method, system and computer program product for dynamic optimization of DRAM controller page policy. In one embodiment of the invention, a memory module can include multiple different memories, each including a memory controller coupled to a memory array of memory pages. Each of the memory pages in turn can include a corresponding locality tendency state. A memory bank can be coupled to a sense amplifier and configured to latch selected ones of the memory pages responsive to the memory controller. Finally, the module can include open page policy management logic coupled to the memory controller. The logic can include program code enabled to granularly change open page policy management of the memory bank responsive to identifying a locality tendency state for a page loaded in the memory bank.

摘要翻译： 本发明的实施例解决了存储器管理方面的缺陷，并且提供了用于DRAM控制器页面策略的动态优化的方法，系统和计算机程序产品。 在本发明的一个实施例中，存储器模块可以包括多个不同的存储器，每个存储器包括耦合到存储器页的存储器阵列的存储器控​​制器。 每个存储器页面又可以包括相应的局部趋势状态。 存储器组可以耦合到读出放大器并被配置为响应于存储器控制器来锁存存储器页中的选定存储器页。 最后，模块可以包括耦合到存储器控制器的开放页面策略管理逻辑。 该逻辑可以包括能够响应于识别加载在存储体中的页面的位置倾向状态，使得能够精细地改变存储体的打开页面策略管理的程序代码。

公开(公告)号：US08171220B2

公开(公告)日：2012-05-01

申请号：US12429586

申请日：2009-04-24

申请人： Ganesh Balakrishnan ,  Anil Krishna

发明人： Ganesh Balakrishnan ,  Anil Krishna

IPC分类号： G06F12/00

CPC分类号： G06F12/126 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3275 ,  G06F12/0817 ,  G06F12/0864 ,  Y02D10/13 ,  Y02D10/14

摘要： Embodiments that that distribute replacement policy bits and operate the bits in cache memories, such as non-uniform cache access (NUCA) caches, are contemplated. An embodiment may comprise a computing device, such as a computer having multiple processors or multiple cores, which has cache memory elements coupled with the multiple processors or cores. The cache memory device may track usage of cache lines by using a number of bits. For example, a controller of the cache memory may manipulate bits as part of a pseudo least recently used (LRU) system. Some of the bits may be in a centralized area of the cache. Other bits of the pseudo LRU system may be distributed across the cache. Distributing the bits across the cache may enable the system to conserve additional power by turning off the distributed bits.

摘要翻译： 考虑分配替换策略位并在高速缓冲存储器中操作诸如非均匀高速缓存存取（NUCA）高速缓存的位的实施例。 实施例可以包括计算设备，诸如具有多个处理器或多个核心的计算机，其具有与多个处理器或核心耦合的高速缓存存储器元件。 高速缓冲存储器设备可以通过使用多个位来跟踪高速缓存行的使用。 例如，高速缓冲存储器的控制器可以操作位作为伪最近最少使用（LRU）系统的一部分。 一些位可能在缓存的集中区域中。 伪LRU系统的其他位可以分布在高速缓存中。 通过高速缓存分配这些位可以使系统通过关闭分布式位来节省额外的功率。

公开(公告)号：US20100275049A1

公开(公告)日：2010-10-28

申请号：US12429622

申请日：2009-04-24

申请人： Ganesh Balakrishnan ,  Anil Krishna

发明人： Ganesh Balakrishnan ,  Anil Krishna

IPC分类号： G06F1/32 ,  G06F12/00 ,  G06F12/08

CPC分类号： G06F1/3203 ,  G06F1/3275 ,  G06F12/0811 ,  G06F12/0846 ,  Y02D10/13 ,  Y02D10/14

摘要： Embodiments that dynamically conserve power in non-uniform cache access (NUCA) caches are contemplated. Various embodiments comprise a computing device, having one or more processors coupled with one or more NUCA cache elements. The NUCA cache elements may comprise one or more banks of cache memory, wherein ways of the cache are vertically distributed across multiple banks. To conserve power, the computing devices generally turn off groups of banks, in a sequential manner according to different power states, based on the access latencies of the banks. The computing devices may first turn off groups having the greatest access latencies. The computing devices may conserve additional power by turning of more groups of banks according to different power states, continuing to turn off groups with larger access latencies before turning off groups with the smaller access latencies.

摘要翻译： 预期在非均匀缓存访问（NUCA）高速缓存中动态地节省功率的实施例。 各种实施例包括具有与一个或多个NUCA高速缓存元件耦合的一个或多个处理器的计算设备。 NUCA缓存元件可以包括一个或多个高速缓冲存储器组，其中高速缓存的方式在多个存储体上垂直分布。 为了节省功率，计算设备通常基于银行的接入延迟，根据不同的功率状态以顺序方式关闭组的组。 计算设备可以首先关闭具有最大访问延迟的组。 计算设备可以通过根据不同的功率状态转换更多组的组来节省附加功率，在关闭具有较小的接入延迟的组之前继续关闭具有较大接入延迟的组。

公开(公告)号：US20100275044A1

公开(公告)日：2010-10-28

申请号：US12429586

申请日：2009-04-24

申请人： Ganesh Balakrishnan ,  Anil Krishna

发明人： Ganesh Balakrishnan ,  Anil Krishna

IPC分类号： G06F12/08 ,  G06F1/32

CPC分类号： G06F12/126 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3275 ,  G06F12/0817 ,  G06F12/0864 ,  Y02D10/13 ,  Y02D10/14

摘要： Embodiments that that distribute replacement policy bits and operate the bits in cache memories, such as non-uniform cache access (NUCA) caches, are contemplated. An embodiment may comprise a computing device, such as a computer having multiple processors or multiple cores, which has cache memory elements coupled with the multiple processors or cores. The cache memory device may track usage of cache lines by using a number of bits. For example, a controller of the cache memory may manipulate bits as part of a pseudo least recently used (LRU) system. Some of the bits may be in a centralized area of the cache. Other bits of the pseudo LRU system may be distributed across the cache. Distributing the bits across the cache may enable the system to conserve additional power by turning off the distributed bits.

摘要翻译： 考虑分配替换策略位并在高速缓冲存储器中操作诸如非均匀高速缓存访​​问（NUCA）高速缓存的位的实施例。 实施例可以包括计算设备，诸如具有多个处理器或多个核心的计算机，其具有与多个处理器或核心耦合的高速缓存存储器元件。 高速缓冲存储器设备可以通过使用多个位来跟踪高速缓存行的使用。 例如，高速缓冲存储器的控制器可以操作位作为伪最近最少使用（LRU）系统的一部分。 一些位可能在缓存的集中区域中。 伪LRU系统的其他位可以分布在高速缓存中。 通过高速缓存分配这些位可以使系统通过关闭分布式位来节省额外的功率。

公开(公告)号：US20100191916A1

公开(公告)日：2010-07-29

申请号：US12358873

申请日：2009-01-23

申请人： Ganesh Balakrishnan ,  Anil Krishna

发明人： Ganesh Balakrishnan ,  Anil Krishna

IPC分类号： G06F12/08

CPC分类号： G06F12/0802 ,  G06F12/0808 ,  G06F12/0811 ,  G06F12/0864 ,  G06F12/123

摘要： A method and a system for utilizing less recently used (LRU) bits and presence bits in selecting cache-lines for eviction from a lower level cache in a processor-memory sub-system. A cache back invalidation (CBI) logic utilizes LRU bits to evict only cache-lines within a LRU group, following a cache miss in the lower level cache. In addition, the CBI logic uses presence bits to (a) indicate whether a cache-line in a lower level cache is also present in a higher level cache and (b) evict only cache-lines in the lower level cache that are not present in a corresponding higher level cache. However, when the lower level cache-line selected for eviction is also present in any higher level cache, CBI logic invalidates the cache-line in the higher level cache. The CBI logic appropriately updates the values of presence bits and LRU bits, following evictions and invalidations.

摘要翻译： 一种用于利用最近使用的（LRU）比特和存在比特来选择用于从处理器存储器子系统中的较低级高速缓存进行逐出的高速缓存线的方法和系统。 缓存返回无效（CBI）逻辑利用LRU位来驱逐LRU组内的高速缓存行，跟随低级缓存中的高速缓存未命中。 此外，CBI逻辑使用存在位来（a）指示较低级高速缓存中的高速缓存行是否也存在于较高级高速缓存中，并且（b）仅驱逐不存在的较低级高速缓存中的高速缓存行 在相应的较高级缓存中。 然而，当选择用于逐出的较低级高速缓存行也存在于任何更高级别的高速缓存中时，CBI逻辑使高级缓存中的高速缓存行无效。 驱逐和无效后，CBI逻辑适当地更新存在位和LRU位的值。

公开(公告)号：US20080282029A1

公开(公告)日：2008-11-13

申请号：US12109774

申请日：2008-04-25

申请人： Ganesh Balakrishnan ,  Anil Krishna

发明人： Ganesh Balakrishnan ,  Anil Krishna

IPC分类号： G06F12/00

CPC分类号： G11C11/4076 ,  G11C2207/2254

摘要： A design structure embodied in a machine readable storage medium for designing, manufacturing, and/or testing a design for dynamic optimization of DRAM controller page policy is provided. The design structure can include a memory module, which can include multiple different memories, each including a memory controller coupled to a memory array of memory pages. Each of the memory pages in turn can include a corresponding locality tendency state. A memory bank can be coupled to a sense amplifier and configured to latch selected ones of the memory pages responsive to the memory controller. Finally, the module can include open page policy management logic coupled to the memory controller. The logic can include program code enabled to granularly change open page policy management of the memory bank responsive to identifying a locality tendency state for a page loaded in the memory bank.

摘要翻译： 提供了一种体现在用于设计，制造和/或测试用于DRAM控制器页面策略的动态优化的设计的机器可读存储介质中的设计结构。 设计结构可以包括存储器模块，其可以包括多个不同的存储器，每个存储器包括耦合到存储器页的存储器阵列的存储器控​​制器。 每个存储器页面又可以包括相应的局部趋势状态。 存储器组可以耦合到读出放大器并被配置为响应于存储器控制器来锁存存储器页中的选定存储器页。 最后，模块可以包括耦合到存储器控制器的开放页面策略管理逻辑。 该逻辑可以包括能够响应于识别加载在存储体中的页面的位置倾向状态，使得能够精细地改变存储体的打开页面策略管理的程序代码。

公开(公告)号：US08078852B2

公开(公告)日：2011-12-13

申请号：US12473764

申请日：2009-05-28

申请人： Muawya Mohamed Al-Otoom ,  Timothy Hume Heil ,  Anil Krishna ,  Ken Van Vu

发明人： Muawya Mohamed Al-Otoom ,  Timothy Hume Heil ,  Anil Krishna ,  Ken Van Vu

IPC分类号： G06F7/38 ,  G06F9/00 ,  G06F9/44 ,  G06F15/00

CPC分类号： G06F9/3848

摘要： An adaptive prediction threshold scheme for dynamically adjusting prediction thresholds of entries in a Pattern History Table (PHT) by observing global tendencies of the branch or branches that index into the PHT entries. A count value of a prediction state counter representing a prediction state of a prediction state machine for a PHT entry is obtained. Count values in a set of counters allocated to the entry in the PHT are changed based on the count value of the entry's prediction state counter. The prediction threshold of the prediction state machine for the entry may then be adjusted based on the changed count values in the set of counters, wherein the prediction threshold is adjusted by changing a count value in a prediction threshold counter in the entry, and wherein adjusting the prediction threshold redefines predictions provided by the prediction state machine.

摘要翻译： 一种自适应预测阈值方案，用于通过观察索引到PHT条目中的分支或分支的全局倾向来动态地调整模式历史表（PHT）中条目的预测阈值。 获得表示PHT条目的预测状态机的预测状态的预测状态计数器的计数值。 分配给PHT中的条目的一组计数器中的计数值根据条目的预测状态计数器的计数值而改变。 然后可以基于该组计数器中的改变的计数值来调整用于该条目的预测状态机的预测阈值，其中通过改变条目中的预测阈值计数器中的计数值来调整预测阈值，并且其中调整 预测阈值重新定义了由预测状态机提供的预测。

公开(公告)号：US20110138129A1

公开(公告)日：2011-06-09

申请号：US12633976

申请日：2009-12-09

申请人： Anil Krishna ,  Brian M. Rogers

发明人： Anil Krishna ,  Brian M. Rogers

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0842

摘要： The illustrative embodiments provide a method, a computer program product, and an apparatus for managing a cache. A probability of a future request for data to be stored in a portion of the cache by a thread is identified for each of the number of threads to form a number of probabilities. The data is stored with a rank in a number of ranks in the portion of the cache responsive to receiving the future request from the thread in the number of threads for the data. The rank is selected using the probability in the number of probabilities for the thread.

摘要翻译： 说明性实施例提供了一种方法，计算机程序产品和用于管理高速缓存的装置。 针对线程数量的每一个标识未来要求将数据存储在线程的一部分高速缓存中的概率，以形成多个概率。 该数据以缓存部分中的多个等级排列存储，响应于在数据线程中从线程接收将来的请求。 使用线程概率的概率来选择等级。