公开(公告)号：US20120142166A1

公开(公告)日：2012-06-07

申请号：US13366143

申请日：2012-02-03

申请人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Loren A. Chow ,  Peter G. Tolchinsky ,  Joel M. Fastenau ,  Dmitri Loubychev ,  Amy W.K. Liu

发明人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Loren A. Chow ,  Peter G. Tolchinsky ,  Joel M. Fastenau ,  Dmitri Loubychev ,  Amy W.K. Liu

IPC分类号： H01L21/20

CPC分类号： H01L29/7785 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02466 ,  H01L21/02549 ,  H01L21/02617 ,  H01L29/66462

摘要： A stacking fault and twin blocking barrier for forming a III-V device layer on a silicon substrate and the method of manufacture is described. Embodiments of the present invention enable III-V InSb device layers with defect densities below 1×108cm−2 to be formed on silicon substrates. In an embodiment of the present invention, a buffer layer is positioned between a III-V device layer and a silicon substrate to glide dislocations. In an embodiment of the present invention, GaSb buffer layer is selected on the basis of lattice constant, band gap, and melting point to prevent many lattice defects from propagating out of the buffer into the III-V device layer. In a specific embodiment, a III-V InSb device layer is formed directly on the GaSb buffer.

摘要翻译： 描述了在硅衬底上形成III-V器件层的层叠故障和双阻挡屏障及其制造方法。 本发明的实施方案能够在硅衬底上形成缺陷密度低于1×108cm-2的III-V InSb器件层。 在本发明的实施例中，缓冲层位于III-V器件层和硅衬底之间以滑动位错。 在本发明的一个实施例中，基于晶格常数，带隙和熔点选择GaSb缓冲层，以防止许多晶格缺陷从缓冲器传播到III-V器件层中。 在具体实施例中，III-V InSb器件层直接形成在GaSb缓冲器上。

公开(公告)号：US08034675B2

公开(公告)日：2011-10-11

申请号：US12915557

申请日：2010-10-29

申请人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Dmitri Loubychev ,  Amy W. K. Liu ,  Joel M. Fastenau

发明人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Dmitri Loubychev ,  Amy W. K. Liu ,  Joel M. Fastenau

IPC分类号： H01L21/338

CPC分类号： H01L29/205 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02502 ,  H01L21/02546 ,  H01L21/02549 ,  H01L21/0262 ,  H01L29/1029 ,  H01L29/812

摘要： A composite buffer architecture for forming a III-V device layer on a silicon substrate and the method of manufacture is described. Embodiments of the present invention enable III-V InSb device layers with defect densities below 1×108 cm−2 to be formed on silicon substrates. In an embodiment of the present invention, a dual buffer layer is positioned between a III-V device layer and a silicon substrate to glide dislocations and provide electrical isolation. In an embodiment of the present invention, the material of each buffer layer is selected on the basis of lattice constant, band gap, and melting point to prevent many lattice defects from propagating out of the buffer into the III-V device layer. In a specific embodiment, a GaSb/AlSb buffer is utilized to form an InSb-based quantum well transistor on a silicon substrate.

摘要翻译： 描述了用于在硅衬底上形成III-V器件层的复合缓冲结构及其制造方法。 本发明的实施方案能够在硅衬底上形成缺陷密度低于1×10 8 cm -2的III-V InSb器件层。 在本发明的一个实施例中，双缓冲层位于III-V器件层和硅衬底之间以滑动位错并提供电隔离。 在本发明的一个实施例中，基于晶格常数，带隙和熔点选择每个缓冲层的材料，以防止许多晶格缺陷从缓冲器传播到III-V器件层中。 在具体实施方式中，GaSb / AlSb缓冲器用于在硅衬底上形成基于InSb的量子阱晶体管。

公开(公告)号：US20110045659A1

公开(公告)日：2011-02-24

申请号：US12915557

申请日：2010-10-29

申请人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Dmitri Loubychev ,  Amy W. K. Liu ,  Joel M. Fastenau

发明人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Dmitri Loubychev ,  Amy W. K. Liu ,  Joel M. Fastenau

IPC分类号： H01L21/20

CPC分类号： H01L29/205 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02502 ,  H01L21/02546 ,  H01L21/02549 ,  H01L21/0262 ,  H01L29/1029 ,  H01L29/812

摘要： A composite buffer architecture for forming a III-V device layer on a silicon substrate and the method of manufacture is described. Embodiments of the present invention enable III-V InSb device layers with defect densities below 1×108 cm−2 to be formed on silicon substrates. In an embodiment of the present invention, a dual buffer layer is positioned between a III-V device layer and a silicon substrate to glide dislocations and provide electrical isolation. In an embodiment of the present invention, the material of each buffer layer is selected on the basis of lattice constant, band gap, and melting point to prevent many lattice defects from propagating out of the buffer into the III-V device layer. In a specific embodiment, a GaSb/AlSb buffer is utilized to form an InSb-based quantum well transistor on a silicon substrate.

摘要翻译： 描述了用于在硅衬底上形成III-V器件层的复合缓冲结构及其制造方法。 本发明的实施方案能够在硅衬底上形成缺陷密度低于1×10 8 cm -2的III-V InSb器件层。 在本发明的一个实施例中，双缓冲层位于III-V器件层和硅衬底之间以滑动位错并提供电隔离。 在本发明的一个实施例中，基于晶格常数，带隙和熔点选择每个缓冲层的材料，以防止许多晶格缺陷从缓冲器传播到III-V器件层中。 在具体实施方式中，GaSb / AlSb缓冲器用于在硅衬底上形成基于InSb的量子阱晶体管。

公开(公告)号：US07851780B2

公开(公告)日：2010-12-14

申请号：US11498685

申请日：2006-08-02

申请人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Dmitri Loubychev ,  Amy W. K. Liu ,  Joel M. Fastenau

发明人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Dmitri Loubychev ,  Amy W. K. Liu ,  Joel M. Fastenau

IPC分类号： H01L29/12

CPC分类号： H01L29/205 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02502 ,  H01L21/02546 ,  H01L21/02549 ,  H01L21/0262 ,  H01L29/1029 ,  H01L29/812

摘要： A composite buffer architecture for forming a III-V device layer on a silicon substrate and the method of manufacture is described. Embodiments of the present invention enable III-V InSb device layers with defect densities below 1×108 cm−2 to be formed on silicon substrates. In an embodiment of the present invention, a dual buffer layer is positioned between a III-V device layer and a silicon substrate to glide dislocations and provide electrical isolation. In an embodiment of the present invention, the material of each buffer layer is selected on the basis of lattice constant, band gap, and melting point to prevent many lattice defects from propagating out of the buffer into the III-V device layer. In a specific embodiment, a GaSb/AlSb buffer is utilized to form an InSb-based quantum well transistor on a silicon substrate.

摘要翻译： 描述了用于在硅衬底上形成III-V器件层的复合缓冲结构及其制造方法。 本发明的实施方案能够在硅衬底上形成缺陷密度低于1×10 8 cm -2的III-V InSb器件层。 在本发明的一个实施例中，双缓冲层位于III-V器件层和硅衬底之间以滑动位错并提供电隔离。 在本发明的一个实施例中，基于晶格常数，带隙和熔点选择每个缓冲层的材料，以防止许多晶格缺陷从缓冲器传播到III-V器件层中。 在具体实施方式中，GaSb / AlSb缓冲器用于在硅衬底上形成基于InSb的量子阱晶体管。

公开(公告)号：US20090315018A1

公开(公告)日：2009-12-24

申请号：US12214737

申请日：2008-06-19

申请人： Mantu K. Hudait ,  Peter G. Tolchinsky ,  Loren A. Chow ,  Dmitri Loubychev ,  Joel M. Fastenau ,  Amy W.K. Liu

发明人： Mantu K. Hudait ,  Peter G. Tolchinsky ,  Loren A. Chow ,  Dmitri Loubychev ,  Joel M. Fastenau ,  Amy W.K. Liu

IPC分类号： H01L29/12 ,  H01L21/205

CPC分类号： H01L21/02546 ,  B82Y10/00 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02505 ,  H01L21/0251 ,  H01L29/127 ,  H01L29/205 ,  H01L29/66462

摘要： Methods and associated structures of forming a microelectronic device are described. Those methods may include forming a GaSb nucleation layer on a substrate, forming a Ga(Al)AsSb buffer layer on the GaSb nucleation layer, forming an In0.52Al0.48As bottom barrier layer on the Ga(Al)AsSb buffer layer, and forming a graded InxAl1-xAs layer on the In0.52Al0.48As bottom barrier layer thus enabling the fabrication of low defect, device grade InGaAs based quantum well structures.

摘要翻译： 描述形成微电子器件的方法和相关结构。 这些方法可以包括在衬底上形成GaSb成核层，在GaSb成核层上形成Ga（Al）AsSb缓冲层，在Ga（Al）AsSb缓冲层上形成In0.52Al0.48As底部阻挡层，并形成 因此In0.52Al0.48As底部阻挡层上的渐变InxAl1-xAs层因此能够制造低缺陷，基于器件级InGaAs的量子阱结构。

公开(公告)号：US20080029756A1

公开(公告)日：2008-02-07

申请号：US11498685

申请日：2006-08-02

申请人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Dmitri Loubychev ,  Amy W.K. Liu ,  Joel M. Fastenau

发明人： Mantu K. Hudait ,  Mohamad A. Shaheen ,  Dmitri Loubychev ,  Amy W.K. Liu ,  Joel M. Fastenau

IPC分类号： H01L29/12 ,  H01L21/20

CPC分类号： H01L29/205 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02502 ,  H01L21/02546 ,  H01L21/02549 ,  H01L21/0262 ,  H01L29/1029 ,  H01L29/812

摘要： A composite buffer architecture for forming a III-V device layer on a silicon substrate and the method of manufacture is described. Embodiments of the present invention enable III-V InSb device layers with defect densities below 1×108 cm−2 to be formed on silicon substrates. In an embodiment of the present invention, a dual buffer layer is positioned between a III-V device layer and a silicon substrate to glide dislocations and provide electrical isolation. In an embodiment of the present invention, the material of each buffer layer is selected on the basis of lattice constant, band gap, and melting point to prevent many lattice defects from propagating out of the buffer into the III-V device layer. In a specific embodiment, a GaSb/AlSb buffer is utilized to form an InSb-based quantum well transistor on a silicon substrate.

摘要翻译： 描述了用于在硅衬底上形成III-V器件层的复合缓冲结构及其制造方法。 本发明的实施方案能够在硅衬底上形成缺陷密度低于1×10 8 cm -2的III-V InSb器件层。 在本发明的一个实施例中，双缓冲层位于III-V器件层和硅衬底之间以滑动位错并提供电隔离。 在本发明的一个实施例中，基于晶格常数，带隙和熔点选择每个缓冲层的材料，以防止许多晶格缺陷从缓冲器传播到III-V器件层中。 在具体实施方式中，GaSb / AlSb缓冲器用于在硅衬底上形成基于InSb的量子阱晶体管。

公开(公告)号：US20080210927A1

公开(公告)日：2008-09-04

申请号：US11712614

申请日：2007-03-01

申请人： Mantu K. Hudait ,  Dmitri Loubychev ,  Suman Datta ,  Robert Chau ,  Joel M. Fastenau ,  Amy W. K. Liu

发明人： Mantu K. Hudait ,  Dmitri Loubychev ,  Suman Datta ,  Robert Chau ,  Joel M. Fastenau ,  Amy W. K. Liu

IPC分类号： H01L29/06 ,  H01L21/338

CPC分类号： H01L29/778 ,  H01L21/02381 ,  H01L21/02463 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/02546 ,  H01L29/205 ,  H01L29/267

摘要： In one embodiment, the present invention includes an apparatus for forming a transistor that includes a silicon (Si) substrate, a dislocation filtering buffer formed over the Si substrate having a first buffer layer including gallium arsenide (GaAs) nucleation and buffer layers and a second buffer layer including a graded indium aluminium arsenide (InAlAs) buffer layer, a lower barrier layer formed on the second buffer layer formed of InAlAs, and a strained quantum well (QW) layer formed on the lower barrier layer of indium gallium arsenide (InGaAs). Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于形成晶体管的装置，其包括硅（Si）衬底，在Si衬底上形成的位错滤波缓冲器，其具有包括砷化镓（GaAs）成核和缓冲层的第一缓冲层， 缓冲层，包括分级的砷化铟铝（InAlAs）缓冲层，形成在由InAlAs形成的第二缓冲层上的下阻挡层和形成在铟镓砷（InGaAs）的下阻挡层上的应变量子阱（QW）层， 。 描述和要求保护其他实施例。

公开(公告)号：US20080157058A1

公开(公告)日：2008-07-03

申请号：US11647989

申请日：2006-12-29

申请人： Mantu K. Hudait ,  Aaron A. Budrevich ,  Dmitri Loubychev ,  Jack T. Kavalieros ,  Suman Datta ,  Joel M. Fastenau ,  Amy W. K. Liu

发明人： Mantu K. Hudait ,  Aaron A. Budrevich ,  Dmitri Loubychev ,  Jack T. Kavalieros ,  Suman Datta ,  Joel M. Fastenau ,  Amy W. K. Liu

IPC分类号： H01L29/06 ,  H01L21/04

CPC分类号： H01L29/205 ,  H01L21/02381 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/02549 ,  H01L21/02584 ,  H01L29/365 ,  H01L29/66462 ,  H01L29/7784

摘要： A device grade III-V quantum well structure and method of manufacture is described. Embodiments of the present invention enable III-V InSb quantum well device layers with defect densities below 1×108 cm−2 to be formed. In an embodiment of the present invention, a delta doped layer is disposed on a dopant segregation barrier in order to confine delta dopant within the delta doped layer and suppress delta dopant surface segregation.

摘要翻译： 描述了器件级III-V量子阱结构及其制造方法。 本发明的实施方案能够形成缺陷密度低于1×10 8 cm -3的III-V InSb量子阱器件层。 在本发明的一个实施例中，Δ掺杂层设置在掺杂剂偏析屏障上，以便将δ掺杂剂限制在δ掺杂层内并抑制δ掺杂剂表面偏析。

公开(公告)号：US07601980B2

公开(公告)日：2009-10-13

申请号：US11647989

申请日：2006-12-29

申请人： Mantu K. Hudait ,  Aaron A. Budrevich ,  Dmitri Loubychev ,  Jack T. Kavalieros ,  Suman Datta ,  Joel M. Fastenau ,  Amy W. K. Liu

发明人： Mantu K. Hudait ,  Aaron A. Budrevich ,  Dmitri Loubychev ,  Jack T. Kavalieros ,  Suman Datta ,  Joel M. Fastenau ,  Amy W. K. Liu

IPC分类号： H01L29/06 ,  H01L31/0328 ,  H01L31/0336 ,  H01L31/072 ,  H01L31/109

CPC分类号： H01L29/205 ,  H01L21/02381 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/02549 ,  H01L21/02584 ,  H01L29/365 ,  H01L29/66462 ,  H01L29/7784

摘要： A device grade III-V quantum well structure and method of manufacture is described. Embodiments of the present invention enable III-V InSb quantum well device layers with defect densities below 1×108 cm−2 to be formed. In an embodiment of the present invention, a delta doped layer is disposed on a dopant segregation barrier in order to confine delta dopant within the delta doped layer and suppress delta dopant surface segregation.

摘要翻译： 描述了器件级III-V量子阱结构及其制造方法。 本发明的实施例能够形成缺陷密度低于1×108cm-2的III-V InSb量子阱器件层。 在本发明的一个实施例中，Δ掺杂层设置在掺杂剂偏析屏障上，以便将δ掺杂剂限制在δ掺杂层内并抑制δ掺杂剂表面偏析。

公开(公告)号：US07790536B2

公开(公告)日：2010-09-07

申请号：US12538828

申请日：2009-08-10

申请人： Mantu K. Hudait ,  Aaron A. Budrevich ,  Dmitri Loubychev ,  Jack T. Kavalieros ,  Suman Datta ,  Joel M. Fastenau ,  Amy W. K. Liu

发明人： Mantu K. Hudait ,  Aaron A. Budrevich ,  Dmitri Loubychev ,  Jack T. Kavalieros ,  Suman Datta ,  Joel M. Fastenau ,  Amy W. K. Liu

IPC分类号： H01L21/337

CPC分类号： H01L29/205 ,  H01L21/02381 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02502 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/02549 ,  H01L21/02584 ,  H01L29/365 ,  H01L29/66462 ,  H01L29/7784

摘要： A device grade III-V quantum well structure and method of manufacture is described. Embodiments of the present invention enable III-V InSb quantum well device layers with defect densities below 1×108cm−2 to be formed. In an embodiment of the present invention, a delta doped layer is disposed on a dopant segregation barrier in order to confine delta dopant within the delta doped layer and suppress delta dopant surface segregation.

摘要翻译： 描述了器件级III-V量子阱结构及其制造方法。 本发明的实施例能够形成缺陷密度低于1×108cm-2的III-V InSb量子阱器件层。 在本发明的一个实施例中，Δ掺杂层设置在掺杂剂偏析屏障上，以便将δ掺杂剂限制在δ掺杂层内并抑制δ掺杂剂表面偏析。