公开(公告)号：US06797650B1

公开(公告)日：2004-09-28

申请号：US10342032

申请日：2003-01-14

申请人： Zhigang Wang ,  Nian Yang ,  John Jianshi Wang ,  Jiang Li

发明人： Zhigang Wang ,  Nian Yang ,  John Jianshi Wang ,  Jiang Li

IPC分类号： H01L2131

CPC分类号： H01L21/28202 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/3144 ,  H01L21/3145 ,  H01L29/513 ,  H01L29/518

摘要： One aspect of the invention relates to flash memory device that stores charge in a substantially stoichiometric silicon oxynitride dielectric. A stoichiometric silicon oxynitride dielectric can be represented by the formula (Si3N4)x(SiO2)(1-x), where x is from 0-1. A substantially stoichiometric silicon oxynitride dielectric has relatively few atoms that do not fit into the foregoing formula. The flash memory devices of the present invention have fewer defects and lower leakage than comparable SONOS-type flash memory devices. Another aspect of the invention relates to assessing the stoichiometry by FTIR, refractive index measurement, or a combination of the two.

摘要翻译： 本发明的一个方面涉及将电荷存储在基本上化学计量的氮氧化硅电介质中的闪存器件。 化学计量的氮氧化硅电介质可由式（Si 3 N 4）x（SiO 2）（1-x）表示，其中x为0-1。 基本上化学计量的氮氧化硅电介质具有不符合上述公式的相对较少的原子。 本发明的闪速存储器件具有比可比较的SONOS型闪存器件更少的缺陷和更低的泄漏。 本发明的另一方面涉及通过FTIR，折射率测量或两者的组合来评估化学计量。

公开(公告)号：US06734080B1

公开(公告)日：2004-05-11

申请号：US10159078

申请日：2002-05-31

申请人： Nian Yang ,  John Jianshi Wang ,  Tien-Chun Yang

发明人： Nian Yang ,  John Jianshi Wang ,  Tien-Chun Yang

IPC分类号： H01L2176

CPC分类号： H01L21/76229

摘要： A semiconductor isolation material deposition system and method that facilitates convenient and efficient integrated multi-step deposition of isolation regions is presented. In one embodiment of the present invention, an integrated circuit includes densely configured component areas and sparsely configured component areas. An active area in a wafer is created and a shallow trench space is formed. A thin layer of TEOS isolation material layer is deposited on top of the active area and the shallow trench. For example, the layer of thin layer of TEOS isolation material is in a range of 4000 to 5000 angstroms thick over the top of underlying active areas. A reverse mask and pre-planarization etch is performed on the thin layer of TEOS isolation material. The remaining TEOS edge spikes between the densely configured component area and the sparsely configured component area are minimal (e.g., about 500 angstroms. The remaining excess oxidant and silicon nitride are removed utilizing chemical mechanical polishing processes. In one exemplary implementation, the present invention facilitates an integrated approach to STI fabrication processes that achieve successful high yielding results by considering the impacts of one process step on another.

摘要翻译： 介绍了半导体隔离材料沉积系统及其方法，便于实现隔离区域的多步沉积。 在本发明的一个实施例中，集成电路包括密集配置的组件区域和稀疏配置的组件区域。 产生晶片中的有效区域并形成浅沟槽空间。 TEOS隔离材料层的薄层沉积在有源区域和浅沟槽的顶部。 例如，薄层的TEOS隔离材料层的厚度在下面有效区域顶部的4000至5000埃的范围内。 在TEOS隔离材料的薄层上进行反掩模和预平面化蚀刻。 在密集配置的部件区域和稀疏构造的部件区域之间的剩余的TEOS边缘尖峰是最小的（例如，约500埃），使用化学机械抛光工艺去除剩余的多余的氧化剂和氮化硅。在一个示例性实施方式中， 通过考虑一个工艺步骤对另一个工艺步骤的影响，可以获得成功的高产量结果的STI制造工艺的综合方法。

公开(公告)号：US06825083B1

公开(公告)日：2004-11-30

申请号：US10126814

申请日：2002-04-19

申请人： Nian Yang ,  John Jianshi Wang ,  Xin Guo ,  Tien-Chun Yang

发明人： Nian Yang ,  John Jianshi Wang ,  Xin Guo ,  Tien-Chun Yang

IPC分类号： H01L21336

CPC分类号： H01L27/11526 ,  H01L27/105 ,  H01L27/11546

摘要： A method of semiconductor integrated circuit fabrication. Specifically, one embodiment of the present invention discloses a method for reducing shallow trench isolation (STI) corner recess of silicon in order to reduce STI edge thinning for peripheral thin gate transistor devices 480 in an integrated circuit 400 comprising flash memory devices 380, and both thick 390 and thin 480 gate transistor devices. The method begins by forming a tunnel oxide layer 310 over a semiconductor substrate 430 for the formation of the flash memory devices 380 (step 220). A mask 350 is formed over the thin gate transistor devices 480 to inhibit formation of a thick gate oxide layer 360 for the formation of the thick gate transistor devices 390 (step 230). The mask 350 reduces shallow trench isolation (STI) recess by eliminating removal of the thick gate oxide layer 360 before forming a thin oxide layer 410 for the thin gate transistor devices 480.

摘要翻译： 一种半导体集成电路制造方法。 具体地，本发明的一个实施例公开了一种用于减少硅的浅沟槽隔离（STI）角凹槽的方法，以便在包括闪存器件380的集成电路400中减少外围薄栅晶体管器件480的STI边缘变薄，以及两者 厚390和薄型480栅极晶体管器件。 该方法开始于在半导体衬底430上形成隧道氧化物层310以形成闪存器件380（步骤220）。 掩模350形成在薄栅极晶体管器件480上，以阻止形成厚栅极氧化物层360以形成厚栅极晶体管器件390（步骤230）。 掩模350通过在形成用于薄栅极晶体管器件480的薄氧化物层410之前消除厚栅极氧化层360的去除来减少浅沟槽隔离（STI）凹陷。

公开(公告)号：US06777957B1

公开(公告)日：2004-08-17

申请号：US10174734

申请日：2002-06-18

申请人： Nian Yang ,  Zhigang Wang ,  John Jianshi Wang

发明人： Nian Yang ,  Zhigang Wang ,  John Jianshi Wang

IPC分类号： G01R2726

CPC分类号： H01L27/11521 ,  G11C16/04 ,  G11C29/50 ,  G11C2029/0403 ,  G11C2029/5002 ,  H01L22/34 ,  H01L27/115 ,  H01L2924/3011

摘要： An apparatus for testing a dielectric property of a material constituting the interlayer dielectric of a flash memory device is formed by a layer (122) of the dielectric material disposed throughout a test structure (200) representative of the flash memory device and a plurality of conductors (117A, 117B, 117C) disposed within that layer (122) or a pair of planar conductors (402, 404; 502, 503; 504, 505; 506, 507; 508, 509) deposited such that the conductors (402, 404; 502, 503; 504, 505; 506, 507; 508, 509) are substantially parallel to each other and the layer (122) of dielectric material is disposed throughout a test structure (400, 500) so as to separate the conductors (402, 404; 502, 503; 504, 505; 506, 507; 508, 509), the test structure (400, 500) functioning as a capacitor. The apparatus may also test a conductive property of a material constituting the conducting lines of a flash memory device by disposing a conductor (801, 901) through the dielectric material (122).

摘要翻译： 用于测试构成闪速存储器件的层间电介质的材料的介电性能的装置由设置在表示闪速存储器件的测试结构（200）内的介电材料层（122）和多个导体 （122A），或者一对平面导体（402,404; 502,503,504,505,506,507,508,509），这些导体（402,404） ; 502,503,504,505,506,507,508,509,506,507,508,505,506,507,508,505,505,505,508,505,509,506,507,508,505,509,508,509,508,509,508,509,505,505,509,508,509,508,509,505,505,509,505,505,509,505,505,509,505,505,509,50 所述测试结构（400,500）用作电容器，所述测试结构（400,500）用作电容器（402,404; 502,503,504,505,506,507,508,509）。 该设备还可以通过将电介质材料（122）布置在导体（801,901）上来测试构成闪存器件的导线的材料的导电性能。

公开(公告)号：US06764920B1

公开(公告)日：2004-07-20

申请号：US10126840

申请日：2002-04-19

申请人： Nian Yang ,  John Jianshi Wang ,  Unsoon Kim

发明人： Nian Yang ,  John Jianshi Wang ,  Unsoon Kim

IPC分类号： H01L2176

CPC分类号： H01L27/11521 ,  H01L21/28273 ,  H01L21/76224 ,  H01L21/823481 ,  H01L29/66825

摘要： A method of semiconductor integrated circuit fabrication. Specifically, one embodiment of the present invention discloses a method for reducing shallow trench isolation (STI) corner recess of silicon in order to reduce STI edge thinning on tunnel oxides (510) for flash memories (devices M and N). An STI process is implemented to isolate flash memory devices (devices M and N) in the semiconductor structure (200). In the STI process, a nitride layer (210) is deposited over a silicon substrate (280). An STI region (290) is formed defining STI corners (240) where a top surface (270) of the silicon substrate (280) and the STI region (290) converge. The STI region (290) is filled with an STI field oxide and planarized until reaching the nitride layer (210). A local oxidation of silicon (LOCOS) is then performed to oxidize the top surface (270) of the silicon substrate adjacent to the STI corners (240). Oxidized silicon is grown to boost the thickness of a later formed tunnel oxide layer (510) at the STI corners (240).

摘要翻译： 一种半导体集成电路制造方法。 具体地，本发明的一个实施例公开了一种用于减少硅的浅沟槽隔离（STI）角凹槽的方法，以便减少闪存（器件M和N）的隧道氧化物（510）上的STI边缘变薄。 实施STI处理以隔离半导体结构（200）中的闪存器件（器件M和N）。 在STI工艺中，氮化物层（210）沉积在硅衬底（280）上。 形成STI区域（290），其限定了硅基板（280）的顶表面（270）和STI区域（290）会聚的STI拐角（240）。 STI区域（290）填充有STI场氧化物并且被平坦化直到到达氮化物层（210）。 然后进行硅的局部氧化（LOCOS）以氧化邻近STI拐角（240）的硅衬底的顶表面（270）。 生长氧化硅以增强在STI拐角（240）处的稍后形成的隧道氧化物层（510）的厚度。

公开(公告)号：US06590260B1

公开(公告)日：2003-07-08

申请号：US10103077

申请日：2002-03-20

申请人： Nian Yang ,  John Jianshi Wang ,  Zhigang Wang

发明人： Nian Yang ,  John Jianshi Wang ,  Zhigang Wang

IPC分类号： H01L2976

CPC分类号： H01L21/28273 ,  H01L29/42324 ,  H01L29/7883

摘要： A method for enhancing the operating characteristics of memory devices (400C), such as flash memory devices, by manipulating the Fermi energy levels of the substrate (406) and the floating gate (404). In so doing, the gap between the minimum conduction band energy level (408) and the Fermi energy level (412) of the floating gate (404) is extended so as to readily facilitate the movement of electrons from the substrate (406) into the floating gate (404).

摘要翻译： 一种用于通过操纵衬底（406）和浮动栅极（404）的费米能级来增强诸如闪存器件的存储器件（400C）的操作特性的方法。 在这样做时，浮动栅极（404）的最小导带能量水平（408）和费米能级（412）之间的间隙被延伸，以便容易地促进电子从衬底（406）移动到 浮动门（404）。

公开(公告)号：US09041203B2

公开(公告)日：2015-05-26

申请号：US12249261

申请日：2008-10-10

申请人： Zubin Patel ,  Nian Yang ,  Fan Wan Lai ,  Alok Nandini Roy

发明人： Zubin Patel ,  Nian Yang ,  Fan Wan Lai ,  Alok Nandini Roy

IPC分类号： H01L23/38 ,  H01L23/522

CPC分类号： H01L23/5222 ,  H01L2924/0002 ,  H01L2924/00

摘要： A system and method for manufacturing a semiconductor device including multi-layer bitlines. The location of the bitlines in multiple layers provides for increased spacing and increased width thereby overcoming the limitations of the pitch dictated by the semiconductor fabrication process used. The bitlines locations in multiple layers thus allows the customization of the spacing and width according to the use of a semiconductor device.

摘要翻译： 一种用于制造包括多层位线的半导体器件的系统和方法。 位线在多层中的位置提供了增加的间隔和增加的宽度，从而克服了由所使用的半导体制造工艺所规定的间距的限制。 因此，根据半导体器件的使用，多层中的位线位置允许定制间隔和宽度。

公开(公告)号：US08560756B2

公开(公告)日：2013-10-15

申请号：US11873810

申请日：2007-10-17

申请人： Nian Yang ,  Jiang Li ,  Fan Wan Lai

发明人： Nian Yang ,  Jiang Li ,  Fan Wan Lai

IPC分类号： G06F12/00

CPC分类号： G06F12/0638 ,  G11C11/005 ,  G11C16/0408

摘要： A hybrid memory system is provided that combines the advantages of NAND flash memory devices with the advantages of NOR flashes memory devices. The system includes a NAND flash memory portion to provide mass storage and fast programming/erasure capabilities of conventional NAND flash memory devices. The system further comprises a NOR flash memory portion to provide code storage and fast random reading capabilities of conventional NOR flash memory devices. Accordingly, the hybrid memory system provides both mass storage and code storage along with fast programming/erasure speeds and fast random access speeds.

摘要翻译： 提供了混合存储器系统，其结合NAND闪存器件的优点与NOR闪存存储器件的优点。 该系统包括NAND闪速存储器部分，用于提供大容量存储和传统NAND闪速存储器件的快速编程/擦除能力。 该系统还包括NOR闪速存储器部分，以提供常规NOR闪存器件的代码存储和快速随机读取能力。 因此，混合存储器系统同时提供大容量存储和代码存储以及快速编程/擦除速度和快速随机存取速度。

公开(公告)号：US08462564B1

公开(公告)日：2013-06-11

申请号：US13090981

申请日：2011-04-20

申请人： Yonggang Wu ,  Guowei Wang ,  Nian Yang ,  Sachit Chandra ,  Aaron Lee

发明人： Yonggang Wu ,  Guowei Wang ,  Nian Yang ,  Sachit Chandra ,  Aaron Lee

IPC分类号： G11C7/12 ,  G11C8/08 ,  G11C8/12 ,  G11C16/12

CPC分类号： G11C16/12 ,  G11C5/145 ,  G11C8/08

摘要： A non-volatile memory device includes an array of non-volatile memory cells. When programming the memory cells, a voltage supply source is used that includes multiple independent charge pumps. The independent charge pumps supply the programming voltage to different ones of bit lines in the array of memory cells. Using multiple charge pumps tends to reduce output voltage fluctuations and thereby reduce power loss.

摘要翻译： 非易失性存储器件包括非易失性存储器单元阵列。 当对存储器单元进行编程时，使用包括多个独立电荷泵的电压源。 独立电荷泵将编程电压提供给存储器单元阵列中的不同位线。 使用多个电荷泵倾向于降低输出电压波动，从而降低功率损耗。

公开(公告)号：US08358543B1

公开(公告)日：2013-01-22

申请号：US11229529

申请日：2005-09-20

申请人： Guowei Wang ,  Sachit Chandra ,  Nian Yang

发明人： Guowei Wang ,  Sachit Chandra ,  Nian Yang

IPC分类号： G11C16/00 ,  G11C16/04 ,  G11C16/06

CPC分类号： G11C16/0483 ,  G11C16/06 ,  G11C16/12

摘要： Techniques for programming a non-volatile memory device, such as a Flash memory, include floating source lines of memory cells based on a data pattern that is being programmed to the memory device. The source lines to float are selected such that a distance between drain bit lines and source bit lines of different memory cells in a row is maximized. In this manner, leakage current between these drain bit lines and source bit lines can be decreased.

摘要翻译： 用于对诸如闪存之类的非易失性存储器件进行编程的技术包括基于正被编程到存储器件的数据模式的存储器单元的浮动源线。 选择浮置的源极线使得排列位线和行中的不同存储器单元的源位线之间的距离最大化。 以这种方式，可以减小这些漏极位线和源极线之间的漏电流。