公开(公告)号：US20080318387A1

公开(公告)日：2008-12-25

申请号：US11764980

申请日：2007-06-19

申请人： Amitabh Jain ,  Manoj Mehrotra

发明人： Amitabh Jain ,  Manoj Mehrotra

IPC分类号： H01L21/336

CPC分类号： H01L21/2652 ,  H01L21/2255 ,  H01L21/268 ,  H01L21/2686 ,  H01L21/823814 ,  H01L29/6659

摘要： A method of manufacturing a semiconductor device that includes forming a gate dielectric layer over a semiconductor substrate. A gate electrode is formed over the gate dielectric layer. A dopant is implanted into an extension region of the substrate, with an amount of the dopant remaining in a dielectric layer adjacent the gate electrode. The substrate is annealed at a temperature of about 1000° C. or greater to cause at least a portion of the amount of the dopant to diffuse into the semiconductor substrate.

摘要翻译： 一种制造半导体器件的方法，包括在半导体衬底上形成栅极电介质层。 在栅极电介质层上形成栅电极。 将掺杂剂注入到衬底的延伸区域中，其中掺杂剂的量保留在与栅电极相邻的电介质层中。 衬底在约1000℃或更高的温度下进行退火，以使掺杂剂的量的至少一部分扩散到半导体衬底中。

公开(公告)号：US07344929B2

公开(公告)日：2008-03-18

申请号：US11034791

申请日：2005-01-13

申请人： Manoj Mehrotra ,  Amitabh Jain

发明人： Manoj Mehrotra ,  Amitabh Jain

IPC分类号： H01L21/00

CPC分类号： H01L21/324 ,  H01L21/823814 ,  H01L21/823871 ,  H01L29/7833

摘要： The present invention provides a method for manufacturing a semiconductor device and a method for manufacturing an integrated circuit. The method for manufacturing the semiconductor device, among other steps, includes forming a capping layer (210) over a transistor device having source/drain regions (150, 155) located over a substrate (110), the capping layer (210) having a degree of reflectivity, and annealing the transistor device through the capping layer (210) using photons (310), the annealing of the transistor device affected by the degree of reflectivity.

摘要翻译： 本发明提供一种制造半导体器件的方法和集成电路的制造方法。 除了其他步骤之外，制造半导体器件的方法包括在具有位于衬底（110）上方的源/漏区（150,155）的晶体管器件上形成覆盖层（210），所述覆盖层（210）具有 并且通过使用光子（310）的覆盖层（210）退火晶体管器件，晶体管器件的退火受到反射率的影响。

公开(公告)号：US20060154475A1

公开(公告)日：2006-07-13

申请号：US11034791

申请日：2005-01-13

申请人： Manoj Mehrotra ,  Amitabh Jain

发明人： Manoj Mehrotra ,  Amitabh Jain

IPC分类号： H01L21/4763 ,  H01L21/324

CPC分类号： H01L21/324 ,  H01L21/823814 ,  H01L21/823871 ,  H01L29/7833

摘要： The present invention provides a method for manufacturing a semiconductor device and a method for manufacturing an integrated circuit. The method for manufacturing the semiconductor device, among other steps, includes forming a capping layer (210) over a transistor device having source/drain regions (150, 155) located over a substrate (110), the capping layer (210) having a degree of reflectivity, and annealing the transistor device through the capping layer (210) using photons (310), the annealing of the transistor device affected by the degree of reflectivity.

摘要翻译： 本发明提供一种制造半导体器件的方法和集成电路的制造方法。 除了其他步骤之外，制造半导体器件的方法包括在具有位于衬底（110）上方的源/漏区（150,155）的晶体管器件上形成覆盖层（210），所述覆盖层（210）具有 并且通过使用光子（310）的覆盖层（210）退火晶体管器件，晶体管器件的退火受到反射率的影响。

公开(公告)号：US06743705B2

公开(公告)日：2004-06-01

申请号：US10287979

申请日：2002-11-05

申请人： Manoj Mehrotra ,  Haowen Bu ,  Amitabh Jain

发明人： Manoj Mehrotra ,  Haowen Bu ,  Amitabh Jain

IPC分类号： H01L214763

CPC分类号： H01L29/6659 ,  H01L29/6656

摘要： A method (40) of forming an integrated circuit (60) device including a substrate (64). The method including the step of first (42), forming a gate stack (62) in a fixed relationship to the substrate, the gate stack including a gate having sidewalls. The method further includes the step of second (42), implanting source/drain extensions (701, 702) into the substrate and self-aligned relative to the gate stack. The method further includes the steps of third (46, 48), forming a first sidewall-forming layer (72) in a fixed relationship to the sidewalls and forming a second sidewall-forming layer (74) in a fixed relationship to the sidewalls. The step of forming a second sidewall-forming layer includes depositing the second sidewall-forming layer at a temperature equal to or greater than approximately 850° C. The method further includes the step of fourth (50), implanting deep source/drain regions (761, 762) into the substrate and self-aligned relative to the gate stack and the first and second sidewall-forming layers.

摘要翻译： 一种形成包括衬底（64）的集成电路（60）装置的方法（40）。 该方法包括第一步骤（42）的步骤，与衬底形成固定关系的栅叠层（62），栅叠层包括具有侧壁的栅极。 该方法还包括第二步骤（42），将源极/漏极延伸部分（701,702）注入到衬底中并相对于栅极堆叠自对准。 该方法还包括第三（46,48）的步骤，形成与侧壁成固定关系的第一侧壁形成层（72），并形成与侧壁成固定关系的第二侧壁形成层（74）。 形成第二侧壁形成层的步骤包括在等于或大于约850℃的温度下沉积第二侧壁形成层。该方法还包括第四（50）的步骤，将深源/漏区（ 761,762）插入衬底并且相对于栅极堆叠以及第一和第二侧壁形成层自对准。

公开(公告)号：US06482688B2

公开(公告)日：2002-11-19

申请号：US09822998

申请日：2001-03-30

申请人： Chimin Hu ,  Amitabh Jain ,  Reima Tapani Laaksonen ,  Manoj Mehrotra

发明人： Chimin Hu ,  Amitabh Jain ,  Reima Tapani Laaksonen ,  Manoj Mehrotra

IPC分类号： H01L21338

CPC分类号： H01L21/28114 ,  H01L21/28123

摘要： A method of forming a generally T-shaped structure. The method comprises forming a poly/amorphous silicon layer stack which comprises a polysilicon layer and a generally amorphous silicon layer overlying the polysilicon layer. The method further comprises selectively etching the poly/amorphous silicon layer stack, wherein an etch rate associated with the generally amorphous silicon layer in an over etch step associated therewith is less than an etch rate associated with the polysilicon layer, thereby causing a lateral portion of the generally amorphous silicon layer to extend beyond a corresponding lateral portion of the polysilicon layer.

摘要翻译： 形成大致T形结构的方法。 该方法包括形成多晶硅层堆叠，其包括多晶硅层和覆盖多晶硅层的大致非晶硅层。 该方法还包括选择性地蚀刻多晶硅/非晶硅层堆叠，其中在与其相关的过蚀刻步骤中与一般非晶硅层相关联的蚀刻速率小于与多晶硅层相关的蚀刻速率，从而导致 通常非晶硅层延伸超过多晶硅层的对应横向部分。

公开(公告)号：US08580663B2

公开(公告)日：2013-11-12

申请号：US13217577

申请日：2011-08-25

申请人： Amitabh Jain

发明人： Amitabh Jain

IPC分类号： H01L21/426

CPC分类号： H01L21/823814 ,  H01L21/2251 ,  H01L21/2255 ,  H01L21/26566 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/84 ,  H01L29/6659 ,  H01L29/7833

摘要： A process for forming diffused region less than 20 nanometers deep with an average doping dose above 1014 cm−2 in an IC substrate, particularly LDD region in an MOS transistor, is disclosed. Dopants are implanted into a source dielectric layer using gas cluster ion beam (GCIB) implantation, molecular ion implantation or atomic ion implantation resulting in negligible damage in the IC substrate. A spike anneal or a laser anneal diffuses the implanted dopants into the IC substrate. The inventive process may also be applied to forming source and drain (S/D) regions. One source dielectric layer may be used for forming both NLDD and PLDD regions.

摘要翻译： 公开了一种用于在IC衬底，特别是MOS晶体管中的LDD区域形成平均掺杂剂量高于1014cm -2的深度小于20nm的扩散区域的工艺。 使用气体簇离子束（GCIB）注入，分子离子注入或原子离子注入将掺杂剂注入到源电介质层中，导致IC衬底中的可忽略的损伤。 尖峰退火或激光退火将注入的掺杂剂扩散到IC衬底中。 本发明的方法也可以应用于形成源极和漏极（S / D）区域。 一个源介质层可用于形成NLDD和PLDD区域。

公开(公告)号：US08252609B2

公开(公告)日：2012-08-28

申请号：US12757704

申请日：2010-04-09

申请人： Brian K. Kirkpatrick ,  Steven L. Prins ,  Amitabh Jain

发明人： Brian K. Kirkpatrick ,  Steven L. Prins ,  Amitabh Jain

IPC分类号： H01L21/26 ,  H01L21/66

CPC分类号： H01L21/26506 ,  H01L21/02532 ,  H01L21/02658 ,  H01L21/02667 ,  H01L22/12 ,  H01L22/20

摘要： A method for reducing curvature of a wafer having a semiconductor surface. One or more process steps are identified at which wafers exhibit the largest curvature, and/or wafer curvature that may reduce die yield. A crystal damaging process converts at least a portion of the semiconductor surface into at least one amorphous surface region After or contemporaneously with the crystal damaging, the amorphous surface region is recrystallized by recrystallization annealing that anneals the wafer for a time ≦5 seconds at a temperature sufficient for recrystallization of the amorphous surface region. A subsequent photolithography step is facilitated due to the reduction in average wafer curvature provided by the recrystallization.

摘要翻译： 一种用于减小具有半导体表面的晶片的曲率的方法。 识别一个或多个工艺步骤，在该处理步骤中，晶片呈现最大的曲率，和/或晶片曲率，其可以降低模具的产量。 晶体损伤过程将半导体表面的至少一部分转化成至少一个非晶表面区域在晶体损坏之后或同时与晶体有害的同时，非晶表面区域通过重结晶退火重结晶，使晶片退火一段时间， 足以使非晶表面区域再结晶的温度。 由于再结晶提供的平均晶片曲率的减小，随后的光刻步骤变得容易。

公开(公告)号：US07883573B2

公开(公告)日：2011-02-08

申请号：US11697790

申请日：2007-04-09

申请人： Amitabh Jain

发明人： Amitabh Jain

IPC分类号： C09D201/00

CPC分类号： H01J37/08 ,  H01J2237/31701 ,  H01L21/26513 ,  H01L21/823418 ,  H01L29/6659 ,  Y10S252/95

摘要： The present invention provides, for use in a semiconductor manufacturing process, a method (100) of preparing an ion-implantation source material. The method includes providing (110) a deliquescent ion implantation source material and mixing (110) the deliquescent ion implantation source material with an organic liquid to form a paste.

摘要翻译： 为了在半导体制造工艺中使用本发明，提供了制备离子注入源材料的方法（100）。 该方法包括提供（110）潮解离子注入源材料，并将潮解离子注入源材料与有机液体混合（110）以形成糊状物。

公开(公告)号：US07678637B2

公开(公告)日：2010-03-16

申请号：US12209270

申请日：2008-09-12

申请人： Mahalingam Nandakumar ,  Song Zhao ,  Amitabh Jain

发明人： Mahalingam Nandakumar ,  Song Zhao ,  Amitabh Jain

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/26586 ,  H01L21/823814 ,  H01L29/1087 ,  H01L29/7847

摘要： Ultra high temperature (UHT) anneals above 1200 C for less than 100 milliseconds for PMOS transistors reduce end of range dislocations, but are incompatible with stress memorization technique (SMT) layers used to enhance NMOS on-state current. This invention reverses the conventional order of forming the NMOS first by forming PSD using carbon co-implants and UHT annealing them before implanting the NSD and depositing the SMT layer. End of range dislocation densities in the PSD space charge region below 100 cm−2 are achieved. Tensile stress in the PMOS from the SMT layer is significantly reduced. The PLDD may also be UHT annealed to reduce end of range dislocations close to the PMOS channel.

摘要翻译： 对于PMOS晶体管，超高温（UHT）超过1200℃退火少于100毫秒会减少范围位错的终止，但与用于增强NMOS导通电流的应力记忆技术（SMT）层不兼容。 本发明首先通过使用碳共注入形成PSD并且在植入NSD并沉积SMT层之前对其进行UHT退火来逆转形成NMOS的常规顺序。 实现了低于100cm-2的PSD空间电荷区域的范围位错密度的结束。 来自SMT层的PMOS中的拉伸应力显着降低。 PLDD还可以进行UHT退火以减少靠近PMOS沟道的范围位错的结束。

公开(公告)号：US20070293012A1

公开(公告)日：2007-12-20

申请号：US11762905

申请日：2007-06-14

申请人： Amitabh Jain

发明人： Amitabh Jain

IPC分类号： H01L21/336

CPC分类号： H01L21/324 ,  H01L21/268 ,  H01L29/6659 ,  H01L29/7833

摘要： Exemplary embodiments provide methods for reducing and/or removing slip and plastic deformations in semiconductor materials by use of one or more ultra-fast thermal spike anneals. The ultra-fast thermal spike anneal can be an ultra-high temperature (UHT) anneal having an ultra-short annealing time. During the ultra-fast thermal spike anneal, an increased annealing power density can be used to achieve a desired annealing temperature required by manufacturing processes. In an exemplary embodiment, the annealing temperature can be in the range of about 1150° C. to about 1390° C. and the annealing dwell time can be on the order of less than about 0.8 milliseconds. In various embodiments, the disclosed spike-annealing processes can be used to fabrication structures and regions of MOS transistor devices, for example, drain and source extension regions and/or drain and source regions.

摘要翻译： 示例性实施例提供了通过使用一个或多个超快速热穗退火来减少和/或去除半导体材料中的滑移和塑性变形的方法。 超快速热尖峰退火可以是具有超短退火时间的超高温（UHT）退火。 在超快速热穗退火期间，可以使用增加的退火功率密度来实现制造工艺所需的期望的退火温度。 在示例性实施例中，退火温度可以在约1150℃至约1390℃的范围内，并且退火停留时间可以在小于约0.8毫秒的数量级。 在各种实施例中，所公开的尖峰退火工艺可用于制造MOS晶体管器件的结构和区域，例如漏极和源极延伸区域和/或漏极和源极区域。