公开(公告)号：US09286235B2

公开(公告)日：2016-03-15

申请号：US13538900

申请日：2012-06-29

申请人： Gur Hildesheim ,  Shlomo Raikin ,  Ittai Anati ,  Gideon Gerzon ,  Uday Savagaonkar ,  Francis Mckeen ,  Carlos Rozas ,  Michael Goldsmith ,  Prashant Dewan

发明人： Gur Hildesheim ,  Shlomo Raikin ,  Ittai Anati ,  Gideon Gerzon ,  Uday Savagaonkar ,  Francis Mckeen ,  Carlos Rozas ,  Michael Goldsmith ,  Prashant Dewan

IPC分类号： G06F9/26 ,  G06F9/34 ,  G06F12/10

CPC分类号： G06F12/109 ,  G06F12/0284 ,  G06F12/1036 ,  G06F2212/656 ,  G06F2212/657

摘要： Embodiments of apparatuses and methods including virtual address memory range registers are disclosed. In one embodiment, a processor includes a memory interface, address translation hardware, and virtual memory address comparison hardware. The memory interface is to access a system memory using a physical memory address. The address translation hardware is to support translation of a virtual memory address to the physical memory address. The virtual memory address is used by software to access a virtual memory location in the virtual memory address space of the processor. The virtual memory address comparison hardware is to determine whether the virtual memory address is within a virtual memory address range.

摘要翻译： 公开了包括虚拟地址存储器范围寄存器的装置和方法的实施例。 在一个实施例中，处理器包括存储器接口，地址转换硬件和虚拟存储器地址比较硬件。 存储器接口是使用物理内存地址访问系统内存。 地址转换硬件是支持将虚拟内存地址转换为物理内存地址。 虚拟存储器地址由软件用于访问处理器的虚拟存储器地址空间中的虚拟存储器位置。 虚拟内存地址比较硬件是确定虚拟内存地址是否在虚拟内存地址范围内。

公开(公告)号：US20150089173A1

公开(公告)日：2015-03-26

申请号：US14034813

申请日：2013-09-24

申请人： Siddhartha Chhabra ,  Uday R. Savagaonkar ,  Michael A. Goldsmith ,  Simon P. Johnson ,  Rebekah M. Leslie-Hurd ,  Francis X. McKeen ,  Gilbert Neiger ,  Raghunandan Makaram ,  Carlos V. Rozas ,  Amy L. Santoni ,  Vincent R. Scarlata ,  Vedvyas Shanbhogue ,  Wesley H. Smith ,  Ittai Anati ,  Ilya Alexandrovich

发明人： Siddhartha Chhabra ,  Uday R. Savagaonkar ,  Michael A. Goldsmith ,  Simon P. Johnson ,  Rebekah M. Leslie-Hurd ,  Francis X. McKeen ,  Gilbert Neiger ,  Raghunandan Makaram ,  Carlos V. Rozas ,  Amy L. Santoni ,  Vincent R. Scarlata ,  Vedvyas Shanbhogue ,  Wesley H. Smith ,  Ittai Anati ,  Ilya Alexandrovich

IPC分类号： G06F12/14 ,  G06F12/08

CPC分类号： G06F12/1408 ,  G06F9/45558 ,  G06F12/0808 ,  G06F12/0897 ,  G06F12/1027 ,  G06F2009/45587 ,  G06F2212/1032 ,  G06F2212/1048 ,  G06F2212/152

摘要： Secure memory repartitioning technologies are described. A processor includes a processor core and a memory controller coupled between the processor core and main memory. The main memory includes a memory range including a section of convertible pages are convertible to secure pages or non-secure pages. The processor core, in response to a page conversion instruction, is to determine from the instruction a convertible page in the memory range to be converted and convert the convertible page to be at least one of a secure page or a non-secure page. The memory range may also include a hardware reserved section are convertible in response to a section conversion instruction.

摘要翻译： 描述了安全的内存重新分区技术。 处理器包括耦合在处理器核心和主存储器之间的处理器核心和存储器控制器。 主存储器包括一个内存范围，包括可转换页面的一部分可转换为安全页面或非安全页面。 响应于页面转换指令的处理器核心是从指令中确定要转换的存储器范围内的可转换页面，并将可转换页面转换为安全页面或非安全页面中的至少一个页面。 存储器范围还可以包括可响应于段转换指令而转换的硬件保留部分。

公开(公告)号：US20140223197A1

公开(公告)日：2014-08-07

申请号：US13977213

申请日：2011-06-29

申请人： Shay Gueron ,  Uday Savagaonkar ,  Francis X. McKeen ,  Carlos V. Rozas ,  David M. Durham ,  Jacob Doweck ,  Ofir Mulla ,  Ittai Anati ,  Zvika Greenfield ,  Moshe Maor

发明人： Shay Gueron ,  Uday Savagaonkar ,  Francis X. McKeen ,  Carlos V. Rozas ,  David M. Durham ,  Jacob Doweck ,  Ofir Mulla ,  Ittai Anati ,  Zvika Greenfield ,  Moshe Maor

IPC分类号： G06F21/72

CPC分类号： G06F21/72 ,  G06F12/1408 ,  G06F21/00 ,  G06F21/64 ,  H04L9/0637 ,  H04L9/3242

摘要： A method and apparatus to provide cryptographic integrity checks and replay protection to protect against hardware attacks on system memory is provided. A mode of operation for block ciphers enhances the standard XTS-AES mode of operation to perform memory encryption by extending a tweak to include a “time stamp” indicator. A tree-based replay protection scheme uses standard XTS-AES to encrypt contents of a cache line in the system memory. A Message-Authentication Code (MAC) for the cache line is encrypted using enhanced XTS-AES and a “time stamp” indicator associated with the cache line. The “time stamp indicator” is stored in a processor.

摘要翻译： 提供了一种提供加密完整性检查和重放保护以防止对系统存储器的硬件​​攻击的方法和装置。 分组密码的操作模式增强了标准的XTS-AES操作模式，通过扩展调整以包括“时间戳”指示符来执行存储器加密。 基于树的重放保护方案使用标准的XTS-AES来加密系统内存中的高速缓存行的内容。 高速缓存行的消息认证码（MAC）使用增强型XTS-AES和与高速缓存行相关联的“时间戳”指示符进行加密。 “时间戳指示符”存储在处理器中。

公开(公告)号：US20140189274A1

公开(公告)日：2014-07-03

申请号：US13730563

申请日：2012-12-28

申请人： Gur Hildesheim ,  Ittai Anati ,  Hisham Shafi ,  Shlomo Raikin ,  Gideon Gerzon ,  Uday R Savagaonkar ,  Carlos V Rozas ,  Francis X McKeen ,  Michael A Goldsmith ,  Dewan Prashant

发明人： Gur Hildesheim ,  Ittai Anati ,  Hisham Shafi ,  Shlomo Raikin ,  Gideon Gerzon ,  Uday R Savagaonkar ,  Carlos V Rozas ,  Francis X McKeen ,  Michael A Goldsmith ,  Dewan Prashant

IPC分类号： G06F12/14

CPC分类号： G06F12/145 ,  G06F12/084 ,  G06F12/1027 ,  G06F12/1483 ,  G06F21/53

摘要： An apparatus and method for managing a protection table by a processor. For example, a processor according to one embodiment of the invention comprises: protection table management logic to manage a protection table, the protection table having an entry for each protected page or each group of protected pages in memory; wherein the protection table management logic prevents direct access to the protection table by user application program code and operating system program code but permits direct access by the processor.

摘要翻译： 一种用于由处理器管理保护表的装置和方法。 例如，根据本发明的一个实施例的处理器包括：保护表管理逻辑以管理保护表，所述保护表具有用于每个受保护页面的条目或存储器中每组受保护页面; 其中保护表管理逻辑防止用户应用程序代码和操作系统程序代码直接访问保护表，但允许处理器直接访问。

公开(公告)号：US07536485B2

公开(公告)日：2009-05-19

申请号：US11319805

申请日：2005-12-29

申请人： Gila Kamhi ,  Zelig Wayner ,  Amit Gradstein ,  Yoad Yagil ,  Thierry Pons ,  Ittai Anati ,  Ranan Fraer

发明人： Gila Kamhi ,  Zelig Wayner ,  Amit Gradstein ,  Yoad Yagil ,  Thierry Pons ,  Ittai Anati ,  Ranan Fraer

IPC分类号： G06F13/10 ,  G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D50/20

摘要： Embodiments of the present invention provide a processor having an inactive state of operation and methods thereof. The processor, according to some demonstrative embodiments of the invention, the processor may include a controller to determine an inactive state of operation is to be entered, and to cause a predetermined set of one or more execution units to execute a predetermined sequence of one or more micro-operations prior to entering the inactive state. Other embodiments are described and claimed.

摘要翻译： 本发明的实施例提供一种具有非活动状态的处理器及其方法。 根据本发明的一些演示实施例的处理器，处理器可以包括用于确定要进入的不活动状态的控制器，并且使一个或多个执行单元的预定集合执行预定的一个或多个 进入非活动状态之前的更多微操作。 描述和要求保护其他实施例。

公开(公告)号：US20080162910A1

公开(公告)日：2008-07-03

申请号：US11648187

申请日：2006-12-29

申请人： Chris J. Newburn ,  Dion Rodgers ,  Robert Knight ,  Ittai Anati ,  Aaron N. Levinson ,  Gautham Chinya

发明人： Chris J. Newburn ,  Dion Rodgers ,  Robert Knight ,  Ittai Anati ,  Aaron N. Levinson ,  Gautham Chinya

IPC分类号： G06F15/78

CPC分类号： G06F9/542

摘要： Methods and apparatus to perform asynchronous control transfer are described. In one embodiment, upon occurrence of an event (e.g., an architectural event), a service routine data block (SRDB) is accessed to obtain the address of a yield service routine. Other embodiments are also described.

摘要翻译： 描述了执行异步控制传输的方法和装置。 在一个实施例中，在发生事件（例如，架构事件）时，访问服务例程数据块（SRDB）以获得产出服务例程的地址。 还描述了其它实施例。

公开(公告)号：US20070214342A1

公开(公告)日：2007-09-13

申请号：US11233741

申请日：2005-09-23

申请人： Chris Newburn ,  Robert Knight ,  Robert Geva ,  Dion Rodgers ,  Xiang Zou ,  Hong Wang ,  Bryant Bigbee ,  Ittai Anati

发明人： Chris Newburn ,  Robert Knight ,  Robert Geva ,  Dion Rodgers ,  Xiang Zou ,  Hong Wang ,  Bryant Bigbee ,  Ittai Anati

IPC分类号： G06F9/30

CPC分类号： G06F9/542 ,  G06F11/348 ,  G06F11/3612 ,  G06F2201/86 ,  G06F2201/885

摘要： Method, apparatus, and system for monitoring performance within a processing resource, which may be used to modify user-level software. Some embodiments of the invention pertain to an architecture to allow a user to improve software running on a processing resources on a per-thread basis in real-time and without incurring significant processing overhead.

摘要翻译： 用于监控处理资源内的性能的方法，装置和系统，其可用于修改用户级软件。 本发明的一些实施例涉及允许用户实时地在每个线程的基础上改进在处理资源上运行的软件并且不产生显着的处理开销的架构。

公开(公告)号：US20240103871A1

公开(公告)日：2024-03-28

申请号：US17955379

申请日：2022-09-28

申请人： Jason Brandt ,  Ittai Anati ,  Andreas Kleen ,  David Sheffield

发明人： Jason Brandt ,  Ittai Anati ,  Andreas Kleen ,  David Sheffield

IPC分类号： G06F9/30

CPC分类号： G06F9/3016 ,  G06F9/30101 ,  G06F9/30189

摘要： Techniques for CPUID are described. In some examples, a CPUID instruction is to include at least one field for an opcode, the opcode to indicate execution circuitry is to return processor identification and feature information determined by input into a first register and a second register, wherein the processor identification and feature information is to include an indication of an availability of a second execution mode that at least deprecates features of a first execution.

公开(公告)号：US20240103869A1

公开(公告)日：2024-03-28

申请号：US17955347

申请日：2022-09-28

申请人： Andreas Kleen ,  Jason Brandt ,  Ittai Anati ,  David Sheffield ,  Toby Opferman ,  Ian Hanschen ,  Xiang Zou ,  Terry Parks

发明人： Andreas Kleen ,  Jason Brandt ,  Ittai Anati ,  David Sheffield ,  Toby Opferman ,  Ian Hanschen ,  Xiang Zou ,  Terry Parks

IPC分类号： G06F9/30

CPC分类号： G06F9/3016 ,  G06F9/30189

摘要： Techniques for using CPUID for showing features that are deprecated are described. In some examples, CPUID is to include at least one field for an opcode, one or more fields to identify a source operand which is to store a LSL selector value, and one or more fields to identify a destination register operand, wherein the opcode is to indicate that execution circuitry is to, when the single instruction has been enabled by a setting of a bit in a control register, write a LSL value stored in the control register to the destination operand when the LSL selector value of the first source register operand matches a LSL selector value stored in the control register, and set a flag in a flags register.

公开(公告)号：US20140089942A1

公开(公告)日：2014-03-27

申请号：US14036768

申请日：2013-09-25

申请人： Chris J. Newburn ,  Robert P. Knight ,  Robert Y. Geva ,  Dion Rodgers ,  Xiang Zou ,  Hong Wang ,  Bryant E. Bigbee ,  Ittai Anati

发明人： Chris J. Newburn ,  Robert P. Knight ,  Robert Y. Geva ,  Dion Rodgers ,  Xiang Zou ,  Hong Wang ,  Bryant E. Bigbee ,  Ittai Anati

IPC分类号： G06F9/54

CPC分类号： G06F9/542 ,  G06F11/348 ,  G06F11/3612 ,  G06F2201/86 ,  G06F2201/885

摘要： Method, apparatus, and system for monitoring performance within a processing resource, which may be used to modify user-level software. Some embodiments of the invention pertain to an architecture to allow a user to improve software running on a processing resources on a per-thread basis in real-time and without incurring significant processing overhead.

摘要翻译： 用于监控处理资源内的性能的方法，装置和系统，其可用于修改用户级软件。 本发明的一些实施例涉及允许用户实时地在每个线程的基础上改进在处理资源上运行的软件并且不产生显着的处理开销的架构。