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    Signal delay skew reduction system
    11.
    发明授权
    Signal delay skew reduction system 有权
    信号延迟偏差减少系统

    公开(公告)号：US07996804B2

    公开(公告)日：2011-08-09

    申请号：US12015925

    申请日：2008-01-17

    申请人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykih ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

    发明人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykih ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505 ,  G06F2217/84

    摘要： A system for reducing the signal delay skew is disclosed, according to a variety of embodiments. One illustrative embodiment of the present disclosure is directed to a method. According to one illustrative embodiment, the method includes receiving an initial netlist comprising components and connection paths among the components. The method further includes identifying one or more skew-influencing features in a first connection path in the initial netlist that lack corresponding skew-influencing features in a second connection path in the initial netlist. The method also includes generating a skew-corrected netlist wherein the second connection path includes one or more added skew-influencing features corresponding to those of the first connection path. The method further includes outputting the skew-corrected netlist.

    摘要翻译： 根据各种实施例，公开了一种用于减小信号延迟偏差的系统。 本公开的一个说明性实施例涉及一种方法。 根据一个说明性实施例，该方法包括接收包括组件之间的组件和连接路径的初始网表。 该方法还包括识别在初始网表中的第一连接路径中的一个或多个偏斜影响特征，其在初始网表中的第二连接路径中缺少相应的偏斜影响特征。 该方法还包括生成偏差校正网表，其中第二连接路径包括与第一连接路径的相应的一个或多个相加的偏斜影响特征。 该方法还包括输出经偏斜校正的网表。

    SIGNAL DELAY SKEW REDUCTION SYSTEM
    12.
    发明申请
    SIGNAL DELAY SKEW REDUCTION SYSTEM 失效
    信号延迟减少系统

    公开(公告)号：US20110258587A1

    公开(公告)日：2011-10-20

    申请号：US13173855

    申请日：2011-06-30

    申请人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykh ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

    发明人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykh ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505 ,  G06F2217/84

    摘要： A system and method are provided for reducing the signal delay skew is disclosed, according to a variety of embodiments. One illustrative embodiment of the present disclosure is directed to a method. According to one illustrative embodiment, the method includes receiving an initial netlist having components and connection paths among the components; identifying a first connection path in the initial netlist that comprises path fragments for which there are no equivalent path fragments in a second connection path in the initial netlist; generating a skew-corrected netlist wherein the second connection path is re-routed to have path fragments equivalent to the path fragments of the first connection path; and outputting the skew-corrected netlist.

    摘要翻译： 根据各种实施例，提供了一种用于减少信号延迟偏差的系统和方法。 本公开的一个说明性实施例涉及一种方法。 根据一个说明性实施例，该方法包括：接收在组件之间具有组件和连接路径的初始网表; 识别所述初始网表中的第一连接路径，其包括在所述初始网表中的第二连接路径中不存在等效路径片段的路径片段; 生成偏差校正网表，其中所述第二连接路径被重新路由以具有等同于所述第一连接路径的路径片段的路径片段; 并输出偏差校正的网表。

    SIGNAL DELAY SKEW REDUCTION SYSTEM
    13.
    发明申请
    SIGNAL DELAY SKEW REDUCTION SYSTEM 有权
    信号延迟减少系统

    公开(公告)号：US20090187873A1

    公开(公告)日：2009-07-23

    申请号：US12015925

    申请日：2008-01-17

    申请人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykh ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

    发明人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykh ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505 ,  G06F2217/84

    摘要： A system for reducing the signal delay skew is disclosed, according to a variety of embodiments. One illustrative embodiment of the present disclosure is directed to a method. According to one illustrative embodiment, the method includes receiving an initial netlist comprising components and connection paths among the components. The method further includes identifying one or more skew-influencing features in a first connection path in the initial netlist that lack corresponding skew-influencing features in a second connection path in the initial netlist. The method also includes generating a skew-corrected netlist wherein the second connection path includes one or more added skew-influencing features corresponding to those of the first connection path. The method further includes outputting the skew-corrected netlist.

    摘要翻译： 根据各种实施例，公开了一种用于减小信号延迟偏差的系统。 本公开的一个说明性实施例涉及一种方法。 根据一个说明性实施例，该方法包括接收包括组件之间的组件和连接路径的初始网表。 该方法还包括识别在初始网表中的第一连接路径中的一个或多个偏斜影响特征，其在初始网表中的第二连接路径中缺少对应的偏斜影响特征。 该方法还包括生成偏差校正网表，其中第二连接路径包括与第一连接路径的相应的一个或多个相加的偏斜影响特征。 该方法还包括输出经偏斜校正的网表。

    NON-LINEAR COMMON COARSE DELAY SYSTEM AND METHOD FOR DELAYING DATA STROBE
    14.
    发明申请
    NON-LINEAR COMMON COARSE DELAY SYSTEM AND METHOD FOR DELAYING DATA STROBE 有权
    非线性常规延迟系统和延迟数据结构的方法

    公开(公告)号：US20120194248A1

    公开(公告)日：2012-08-02

    申请号：US13016472

    申请日：2011-01-28

    申请人： Terence J. Magee ,  Christopher D. Paulson ,  Cheng-Gang Kong

    发明人： Terence J. Magee ,  Christopher D. Paulson ,  Cheng-Gang Kong

    IPC分类号： H03H11/26 ,  G01R29/00 ,  G06F19/00 ,  G11C7/00

    CPC分类号： G11C11/4076 ,  G11C7/04 ,  G11C7/1072 ,  G11C7/222

    摘要： A non-linear common coarse delay system and method for delaying a data strobe in order to preserve fine delay accuracy and compensate PVT (Process, Voltage, and Temperature) variation effects. A common coarse delay and a fine delay can be initialized to a quarter-cycle delay for shifting a read output DQS (Data Queue Strobe) associated with a memory device in order to sample a read output DQ (Data Queue) within a physical layer. The fine delay can be programmed from minimum to maximum delay with fixed linear increments at each delay step in order to determine the resolution and accuracy of the delay. An optimum delay size of both the coarse and the fine delay can be determined based on an application slowest frequency of operation. A spare coarse delay and a functional coarse delay can be trained in association with a spare fine delay and the functional fine delay can be updated in order to monitor the process, voltage, and temperature variation effects.

    摘要翻译： 用于延迟数据选通的非线性公共粗延迟系统和方法，以便保持精细的延迟精度并补偿PVT（过程，电压和温度）变化的影响。 普通粗延迟和精细延迟可以初始化为四分之一周期的延迟，用于移位与存储器件相关联的读输出DQS（数据队列选通），以便对物理层内的读输出DQ（数据队列）进行采样。 在每个延迟步骤中，精细延迟可以从最小到最大延迟编程为固定的线性增量，以便确定延迟的分辨率和精度。 基于应用最慢的操作频率，可以确定粗略和精细延迟的最佳延迟大小。 可以与备用精细延迟相关联地训练备用粗延迟和功能粗延迟，并且可以更新功能精细延迟以便监视过程，电压和温度变化效应。

    Apparatus and systems for VT invariant DDR3 SDRAM write leveling
    15.
    发明授权
    Apparatus and systems for VT invariant DDR3 SDRAM write leveling 有权
    用于VT不变式DDR3 SDRAM写入调平的装置和系统

    公开(公告)号：US07839716B2

    公开(公告)日：2010-11-23

    申请号：US12339232

    申请日：2008-12-19

    申请人： Cheng-Gang Kong ,  Thomas Hughes

    发明人： Cheng-Gang Kong ,  Thomas Hughes

    IPC分类号： G11C8/16

    CPC分类号： G11C8/18 ,  G11C7/1093 ,  G11C7/22 ,  G11C7/222 ,  G11C8/12

    摘要： Apparatus and systems for improved PVT invariant fast rank switching in a DDR3 memory subsystem. A clock skew control circuit is provided between a memory controller and a DDR3 SDRAM memory subsystem to adjust skew between the DDR3 clock signal and data related signals (e.g., DQ and/or DQS). A initial write-leveling procedure determines the correct skew and programs a register file in the skew adjustment circuit. The register file includes a register for each of multiple ranks in the DDR3 memory. The values in each register serve to control selection of alignment of the data related signals to align with one of multiple phase shifted versions of a 1× DDR3 clock signal. The phase shifted clock signals are generated by clock divider circuits from a 2× DDR clock signal and use of a single fixed delay line approximating ⅛ of a 1× DDR3 clock period.

    摘要翻译： 用于改进DDR3存储器子系统中的PVT不变快速级别切换的装置和系统。 时钟偏移控制电路设置在存储器控制器和DDR3 SDRAM存储器子系统之间，以调整DDR3时钟信号与数据相关信号（例如DQ和/或DQS）之间的偏差。 初始写入调平过程确定正确的偏移，并对偏斜调整电路中的寄存器文件进行编程。 寄存器文件包括DDR3存储器中多个级别中的每一个的寄存器。 每个寄存器中的值用于控制数据相关信号的对准选择，以与1×DDR3时钟信号的多个相移版本中的一个对准。 相移时钟信号由时钟分频器电路从2×DDR时钟信号产生，并使用近似1×DDR3时钟周期的单个固定延迟线。

    System and method for providing swap path voltage and temperature compensation
    16.
    发明申请
    System and method for providing swap path voltage and temperature compensation 失效
    提供交换路径电压和温度补偿的系统和方法

    公开(公告)号：US20080068911A1

    公开(公告)日：2008-03-20

    申请号：US11523139

    申请日：2006-09-19

    申请人： Thomas Hughes ,  Cheng-Gang Kong

    发明人： Thomas Hughes ,  Cheng-Gang Kong

    IPC分类号： G11C7/04

    CPC分类号： G11C7/04 ,  G11C7/1039 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4093 ,  G11C11/4096 ,  G11C2207/2254

    摘要： The present invention is a method for data path voltage and temperature compensation. The method includes configuring an offline data path to match an online data path. The method further includes compensating the offline data path for voltage and temperature variation. The method further includes swapping the offline data path with the online data path. Further, swapping occurs automatically without interruption of data flow along the data paths.

    摘要翻译： 本发明是数据路径电压和温度补偿的方法。 该方法包括配置脱机数据路径以匹配在线数据路径。 该方法还包括补偿离线数据路径的电压和温度变化。 该方法还包括将离线数据路径与在线数据路径进行交换。 此外，交换自动发生而不中断沿数据路径的数据流。

    Feedback programmable data strobe enable architecture for DDR memory applications
    17.
    发明申请
    Feedback programmable data strobe enable architecture for DDR memory applications 有权
    用于DDR存储器应用的反馈可编程数据选通使能架构

    公开(公告)号：US20060288175A1

    公开(公告)日：2006-12-21

    申请号：US11154401

    申请日：2005-06-16

    申请人： Hui-Yin Seto ,  Derrick Butt ,  Cheng-Gang Kong

    发明人： Hui-Yin Seto ,  Derrick Butt ,  Cheng-Gang Kong

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4239

    摘要： An apparatus comprising a first circuit and a second circuit. The first circuit may be configured to read and write data through a plurality of input/output lines. The second circuit may include a plurality of sections. Each section may be configured to present a control signal to a load output line and receive a feedback of the control signal through a load input line. The load input line and the load output line of each of the sections may be connected to a load circuit configured to match a respective memory load connected to each of the plurality of input/output lines.

    摘要翻译： 一种包括第一电路和第二电路的装置。 第一电路可以被配置为通过多个输入/输出线读取和写入数据。 第二电路可以包括多个部分。 每个部分可以被配置为向负载输出线呈现控制信号，并通过负载输入线接收控制信号的反馈。 每个部分的负载输入线和负载输出线可以连接到被配置为匹配连接到多个输入/输出线中的每一个的相应存储器负载的负载电路。

    General-purpose register file optimized for intraprocedural register allocation, procedure calls, and multitasking performance
    18.
    发明授权
    General-purpose register file optimized for intraprocedural register allocation, procedure calls, and multitasking performance 失效
    通用寄存器文件优化用于进行内部寄存器分配，过程调用和多任务性能

    公开(公告)号：US4777588A

    公开(公告)日：1988-10-11

    申请号：US771311

    申请日：1985-08-30

    申请人： Brian W. Case ,  Rod G. Fleck ,  William M. Johnson ,  Cheng-Gang Kong ,  Ole Moller

    发明人： Brian W. Case ,  Rod G. Fleck ,  William M. Johnson ,  Cheng-Gang Kong ,  Ole Moller

    IPC分类号： G06F9/30 ,  G06F9/34 ,  G06F9/40 ,  G06F9/46 ,  G06F9/48 ,  G06F12/14

    CPC分类号： G06F9/468 ,  G06F12/1458 ,  G06F9/4425 ,  G06F9/462

    摘要： A high speed register file for use by an instruction processor suitable for reduced instruction-set computers (RISCs) is disclosed which is preferably used with an efficient register allocation method. The register file facilitates the passing of parameters between procedures by dynamically providing overlapping registers which are accessible to both procedures. Each procedure also has a set of "local" registers assigned to it which are inaccessible from other procedures. The register file is divided into a number of blocks and a protection register stores a word which proscribes access by a particular procedure or task to certain blocks. In this manner, an instruction processor using the register file can operate on multiple tasks maintaining the integrity of each from undesired changes occuring in the others.

    摘要翻译： 公开了一种适用于精简指令集计算机（RISC）的指令处理器所使用的高速寄存器文件，其优选地以有效的寄存器分配方法使用。 寄存器文件通过动态地提供两个过程可访问的重叠寄存器来促进过程之间的参数传递。 每个过程也有一组分配给它的“本地”寄存器，不能从其他过程访问。 寄存器文件被分成多个块，并且保护寄存器存储一个单词，其禁止特定过程或任务访问某些块。 以这种方式，使用寄存器文件的指令处理器可以对多个任务进行操作，从而保持每个任务的完整性，而不是在其他任务中发生不希望的变化。

    Memory interface architecture for maximizing access timing margin
    19.
    发明授权
    Memory interface architecture for maximizing access timing margin 失效
    存储器接口架构，用于最大化访问时序裕量

    公开(公告)号：US08230143B2

    公开(公告)日：2012-07-24

    申请号：US11097903

    申请日：2005-04-01

    申请人： Hui-Yin Seto ,  Cheng-Gang Kong

    发明人： Hui-Yin Seto ,  Cheng-Gang Kong

    IPC分类号： G06F13/10

    CPC分类号： G06F13/1689

    摘要： An apparatus comprising a control circuit, a buffer circuit and a memory. The control circuit may be configured to present a plurality of pairs of signals in response to (i) one or more input signals operating at a first data rate and (ii) an input clock signal operating at a second data rate. The second signal in each of the pairs comprises a clock signal operating at the second data rate. The buffer circuit may be configured to generate a buffered signal in response to each of the pairs of signals. Each of the buffered signals operates at the second data rate. The memory may be configured to read and write data at the second data rate in response to the buffered signals.

    摘要翻译： 一种包括控制电路，缓冲电路和存储器的装置。 控制电路可以被配置为响应于（i）以第一数据速率操作的一个或多个输入信号和（ii）以第二数据速率操作的输入时钟信号，呈现多对信号对。 每对中的第二信号包括以第二数据速率操作的时钟信号。 缓冲电路可以被配置为响应于每对信号产生缓冲信号。 每个缓冲信号以第二数据速率工作。 存储器可以被配置为响应于缓冲的信号以第二数据速率读取和写入数据。