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31 条记录 (耗时 0.038 秒)

    Method and system of a persistent memory
    13.
    发明申请
    Method and system of a persistent memory 审中-公开
    持久记忆的方法和系统

    公开(公告)号：US20070282967A1

    公开(公告)日：2007-12-06

    申请号：US11446621

    申请日：2006-06-05

    申请人： Samuel A. Fineberg ,  Pankaj Mehra ,  David J. Garcia ,  William F. Bruckert

    发明人： Samuel A. Fineberg ,  Pankaj Mehra ,  David J. Garcia ,  William F. Bruckert

    IPC分类号： G06F15/167 ,  G06F13/28

    CPC分类号： G06F11/184 ,  G06F11/1641 ,  G06F11/165 ,  G06F11/1658

    摘要： A method and system of implementing a persistent memory. At least some of the illustrative embodiments are a system comprising a first computer slice comprising a memory, a second computer slice comprising a memory (the second computer slice coupled to the first computer slice by way of a communication network at least partially external to each computer slice), and a persistent memory comprising at least a portion of the memory of each computer slice (the portion of the memory of the first computer slice storing a duplicate copy of data stored in the portion of the memory of the second computer slice). The persistent memory is accessible to an application program through the communication network.

    摘要翻译： 实现持久存储器的方法和系统。 示例性实施例中的至少一些是包括包括存储器的第一计算机切片的系统，包括存储器的第二计算机切片（通过通信网络耦合到第一计算机切片的第二计算机切片，每个计算机至少部分地在外部） 切片）以及持久存储器，其包括每个计算机切片的存储器的至少一部分（存储在第二计算机切片的存储器的部分中的数据的副本的第一计算机切片的存储器的部分）。 持久存储器可通过通信网络访问应用程序。

    Buffer system for input/output portion of digital data processing system
    17.
    发明授权
    Buffer system for input/output portion of digital data processing system 失效
    数字数据处理系统输入/输出部分的缓冲系统

    公开(公告)号：US4860244A

    公开(公告)日：1989-08-22

    申请号：US549608

    申请日：1983-11-07

    申请人： William F. Bruckert ,  Barry Flahive ,  James V. Lacy

    发明人： William F. Bruckert ,  Barry Flahive ,  James V. Lacy

    IPC分类号： G06F13/36 ,  G06F13/12

    CPC分类号： G06F13/122

    摘要： A data transfer system for use in transferring data between a memory and an input/output system in a digital data processing system. The data transfer system includes a plurality of buffers into which data can be loaded from the memory or the input/output system. A buffer control selects the buffer to be loaded, and control signals from the memory govern the transfer of data from the memory into and out of the selected buffer.

    摘要翻译： 一种用于在数字数据处理系统中在存储器和输入/输出系统之间传送数据的数据传输系统。 数据传输系统包括可以从存储器或输入/输出系统加载数据的多个缓冲器。 缓冲器控制选择要加载的缓冲器，并且来自存储器的控制信号控制数据从存储器进出所选缓冲器的数据。

    Instruction prefetch system for conditional branch instruction for central processor unit
    18.
    发明授权
    Instruction prefetch system for conditional branch instruction for central processor unit 失效
    用于中央处理器单元的条件分支指令的指令预取系统

    公开(公告)号：US4742451A

    公开(公告)日：1988-05-03

    申请号：US612621

    申请日：1984-05-21

    申请人： William F. Bruckert ,  Tryggve Fossum ,  John A. DeRosa, Jr. ,  Richard E. Glackemeyer ,  Allan E. Helenius ,  John C. Manton

    发明人： William F. Bruckert ,  Tryggve Fossum ,  John A. DeRosa, Jr. ,  Richard E. Glackemeyer ,  Allan E. Helenius ,  John C. Manton

    IPC分类号： G06F9/38 ,  G06F9/42

    CPC分类号： G06F9/3804

    摘要： A central processor unit for a digital data processing system that processes prefetched instructions including a conditional branch instruction. The processor includes a fetch unit that has separate portions, one that retrieves operands and the other that retrieves instructions. When the fetch unit fetches a conditional branch instruction, it may continue to prefetch "branch not taken" instructions using the instruction fetch portion. The fetch unit initially uses the operand fetch portion to prefetch "branch taken" instructions. If it is determined that the branch is not taken, the prefetch operation is aborted, otherwise the prefetch operation is allowed to continue to provide the next instruction used by the processor.

    摘要翻译： 一种用于数字数据处理系统的中央处理器单元，用于处理包括条件分支指令的预取指令。 处理器包括具有单独部分的提取单元，一个检索操作数，另一个检索指令。 当提取单元获取条件分支指令时，可以使用指令获取部分继续预取“分支未采取”指令。 提取单元最初使用操作数获取部分预取“分支取出”指令。 如果确定不采用分支，则预取操作被中止，否则允许预取操作继续提供处理器使用的下一条指令。

    Dual rail processors with error checking on I/O reads
    19.
    发明授权
    Dual rail processors with error checking on I/O reads 失效
    双轨处理器，对I / O读取进行错误检查

    公开(公告)号：US5249187A

    公开(公告)日：1993-09-28

    申请号：US357613

    申请日：1989-05-25

    申请人： William F. Bruckert ,  Thomas D. Bissett

    发明人： William F. Bruckert ,  Thomas D. Bissett

    IPC分类号： G06F9/445 ,  G06F11/00 ,  G06F11/08 ,  G06F11/10 ,  G06F11/14 ,  G06F11/16 ,  G06F11/22 ,  G06F11/267

    CPC分类号： G06F11/1633 ,  G06F11/165 ,  G06F11/1675 ,  G06F11/2035 ,  G06F11/076 ,  G06F11/08 ,  G06F11/14 ,  G06F11/2043 ,  G06F11/2205 ,  G06F11/2236

    摘要： A dual processor data processing system having interprocessor error checking includes a first central processing unit executing a series of instructions. A second central processing unit executes the same series of instructions independently of and in synchronism with the first central processing unit. A first data bus is coupled to the first central processing unit for receiving data to be input to the first central processing unit and a second data bus is coupled to the second central processing unit for receiving data to be input to the second central processing unit. Error checking devices are coupled to the first and second data busses for checking data transmitted over the first and second data busses and for detecting errors on I/O reads prior to delivery of the data to the first and second central processing units. The error checking devices include comparison means for indicating an error when the data on the first and second data busses are unequal. Error isolation devices are responsive to an error detected from the error checking means for analyzing the cause of error while maintaining system synchronization.

    摘要翻译： 具有处理器间错误检查的双处理器数据处理系统包括执行一系列指令的第一中央处理单元。 第二中央处理单元独立于第一中央处理单元执行相同的指令序列，并且与第一中央处理单元同步执行。 第一数据总线耦合到第一中央处理单元，用于接收要输入到第一中央处理单元的数据，第二数据总线耦合到第二中央处理单元，用于接收要输入到第二中央处理单元的数据。 错误检查设备被耦合到第一和第二数据总线，用于检查通过第一和第二数据总线传输的数据，并且用于在将数据传送到第一和第二中央处理单元之前检测I / O读取上的错误。 错误检查装置包括用于在第一和第二数据总线上的数据不相等时指示错误的比较装置。 错误隔离装置响应于从错误检查装置检测到的错误，用于在维护系统同步的同时分析错误原因。

    Adjustable buffer for data communications in a data processing system
    20.
    发明授权
    Adjustable buffer for data communications in a data processing system 失效
    用于数据处理系统中数据通信的可调缓冲器

    公开(公告)号：US5038277A

    公开(公告)日：1991-08-06

    申请号：US465543

    申请日：1990-01-12

    申请人： Barbara H. Altman ,  William F. Bruckert ,  Alfred J. Dellicicchi

    发明人： Barbara H. Altman ,  William F. Bruckert ,  Alfred J. Dellicicchi

    IPC分类号： G06F5/06

    CPC分类号： G06F5/065 ,  G06F2205/064 ,  G06F2205/066

    摘要： A data handling system for transferring data between two units, the data being transferred in blocks of a selected number of data words, up to predetermined maximum number. A buffer stores the data being transferred. The buffer includes a plurality of stages arranged serially from an input end to an output end, the number of stages being equal in number to the predetermined maximum number of data words that may be transferred in a block. If the number of data words being transferred is less than the predetermined maximum number, as indicated by a control signal from the unit transmitting the data, the buffer either receives the data in the stage a number of stages from the output end, or transmits the data from the stage a number of stages from the input end, equal to the number of words being transferred in the block.

    摘要翻译： 一种用于在两个单元之间传送数据的数据处理系统，所述数据以选定数量的数据字的块传送，直到预定的最大数目。 缓冲区存储正在传输的数据。 缓冲器包括从输入端到输出端串行设置的多个级，数量级数可以与可在块中传送的预定最大数量的字数相等。 如果正在传送的数据字的数量小于预定的最大数目，如从发送数据的单元的控制信号所指示的，则缓冲器从输出端接收级数级的数据，或者发送 来自舞台的数据来自输入端的多个级，等于在块中传送的字数。