公开(公告)号：US20120252193A1

公开(公告)日：2012-10-04

申请号：US13523603

申请日：2012-06-14

申请人： Ming-Ren LIN ,  Judy Xilin AN ,  Zoran KRIVOKAPIC ,  Cyrus E. TABERY ,  Haihong WANG ,  Bin YU

发明人： Ming-Ren LIN ,  Judy Xilin AN ,  Zoran KRIVOKAPIC ,  Cyrus E. TABERY ,  Haihong WANG ,  Bin YU

IPC分类号： H01L21/20

CPC分类号： H01L29/785 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/66818

摘要： A double gate metal-oxide semiconductor field-effect transistor (MOSFET) includes a fin, a first gate and a second gate. The first gate is formed on top of the fin. The second gate surrounds the fin and the first gate. In another implementation, a triple gate MOSFET includes a fin, a first gate, a second gate, and a third gate. The first gate is formed on top of the fin. The second gate is formed adjacent the fin. The third gate is formed adjacent the fin and opposite the second gate.

摘要翻译： 双栅极金属氧化物半导体场效应晶体管（MOSFET）包括鳍状物，第一栅极和第二栅极。 第一个门形成在鳍的顶部。 第二个门围绕翅片和第一个门。 在另一实施方案中，三栅极MOSFET包括鳍片，第一栅极，第二栅极和第三栅极。 第一个门形成在鳍的顶部。 第二个门形成在翅片附近。 第三栅极形成在翅片附近并与第二栅极相对。

公开(公告)号：US07701019B2

公开(公告)日：2010-04-20

申请号：US11356606

申请日：2006-02-17

申请人： Minh V. Ngo ,  Paul R. Besser ,  Ming Ren Lin ,  Haihong Wang

发明人： Minh V. Ngo ,  Paul R. Besser ,  Ming Ren Lin ,  Haihong Wang

IPC分类号： H01L27/088

CPC分类号： H01L29/7843 ,  H01L29/1054 ,  H01L2924/0002 ,  Y10S257/90 ,  Y10S438/933 ,  H01L2924/00

摘要： An exemplary embodiment relates to a method for forming a metal oxide semiconductor field effect transistor (MOSFET). The method includes providing a substrate having a gate formed above the substrate and performing at least one of the following depositing steps: depositing a spacer layer and forming a spacer around a gate and gate insulator located above a layer of silicon above the substrate; depositing an etch stop layer above the spacer, the gate, and the layer of silicon; and depositing a dielectric layer above the etch stop layer. At least one of the depositing a spacer layer, depositing an etch stop layer, and depositing a dielectric layer comprises high compression deposition which increases in tensile strain in the layer of silicon.

摘要翻译： 示例性实施例涉及形成金属氧化物半导体场效应晶体管（MOSFET）的方法。 该方法包括提供一个衬底，该衬底具有形成在衬底上方的栅极，并且执行以下沉积步骤中的至少一个：在位于衬底上方的硅层上方的栅极和栅绝缘体周围沉积间隔层并形成间隔物; 在间隔物，栅极和硅层之上沉积蚀刻停止层; 以及在所述蚀刻停止层上沉积介电层。 沉积间隔层，沉积蚀刻停止层和沉积介电层中的至少一个包括增加硅层中的拉伸应变的高压缩沉积。

公开(公告)号：US07498225B1

公开(公告)日：2009-03-03

申请号：US11428722

申请日：2006-07-05

申请人： Haihong Wang ,  Shibly S. Ahmed ,  Ming-Ren Lin ,  Bin Yu

发明人： Haihong Wang ,  Shibly S. Ahmed ,  Ming-Ren Lin ,  Bin Yu

IPC分类号： H01L21/336 ,  H01L21/3205 ,  H01L21/4763

CPC分类号： H01L29/66795 ,  H01L21/02532 ,  H01L21/02672 ,  H01L29/785

摘要： A method for forming fin structures for a semiconductor device that includes a substrate and a dielectric layer formed on the substrate is provided. The method includes etching the dielectric layer to form a first structure, depositing an amorphous silicon layer over the first structure, and etching the amorphous silicon layer to form second and third fin structures adjacent first and second side surfaces of the first structure. The second and third fin structures may include amorphous silicon material. The method further includes depositing a metal layer on upper surfaces of the second and third fin structures, performing a metal-induced crystallization operation to convert the amorphous silicon material of the second and third fin structures to a crystalline silicon material, and removing the first structure.

摘要翻译： 提供了一种用于形成半导体器件的鳍结构的方法，该半导体器件包括衬底和形成在衬底上的电介质层。 该方法包括蚀刻介电层以形成第一结构，在第一结构上沉积非晶硅层，以及蚀刻非晶硅层以形成与第一结构的第一和第二侧表面相邻的第二和第三鳍结构。 第二和第三鳍结构可以包括非晶硅材料。 该方法还包括在第二和第三鳍结构的上表面上沉积金属层，执行金属诱导结晶操作以将第二鳍和第三鳍结构的非晶硅材料转化成晶体硅材料，并且去除第一结构 。

公开(公告)号：US20090047770A1

公开(公告)日：2009-02-19

申请号：US12205361

申请日：2008-09-05

申请人： Haihong Wang ,  Minh-Van Ngo ,  Qi Xiang ,  Paul R. Besser ,  Eric N. Paton ,  Ming-Ren Lin

发明人： Haihong Wang ,  Minh-Van Ngo ,  Qi Xiang ,  Paul R. Besser ,  Eric N. Paton ,  Ming-Ren Lin

IPC分类号： H01L21/76

CPC分类号： H01L21/76224 ,  H01L21/823481 ,  H01L29/1054

摘要： A method of manufacturing an integrated circuit (IC) utilizes a shallow trench isolation (STI) technique. The shallow trench isolation technique is used in strained silicon (SMOS) process. The liner for the trench is formed from a semiconductor or metal layer which is deposited in a low temperature process which reduces germanium outgassing. The low temperature process can be a ALD process.

摘要翻译： 集成电路（IC）的制造方法利用浅沟槽隔离（STI）技术。 浅沟槽隔离技术用于应变硅（SMOS）工艺。 用于沟槽的衬垫由半导体或金属层形成，该半导体或金属层在低温过程中沉积，这降低了锗除气。 低温过程可以是ALD过程。

公开(公告)号：US07329582B1

公开(公告)日：2008-02-12

申请号：US11154785

申请日：2005-06-15

申请人： James Pan ,  Jonathan Byron Smith ,  Ming-Ren Lin

发明人： James Pan ,  Jonathan Byron Smith ,  Ming-Ren Lin

IPC分类号： H01L21/335

CPC分类号： H01L29/41775 ,  H01L21/2652 ,  H01L21/28247 ,  H01L21/28568 ,  H01L21/288 ,  H01L23/485 ,  H01L29/41783 ,  H01L29/66575 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods are provided for fabricating a semiconductor device having an impurity doped region in a silicon substrate. The method comprises forming a metal silicide layer electrically contacting the impurity doped region and depositing a conductive layer overlying and electrically contacting the metal silicide layer. A dielectric layer is deposited overlying the conductive layer and an opening is etched through the dielectric layer to expose a portion of the conductive layer. A conductive material is selectively deposited to fill the opening and to electrically contact the impurity doped region.

摘要翻译： 提供了制造在硅衬底中具有杂质掺杂区的半导体器件的方法。 该方法包括形成与杂质掺杂区电接触的金属硅化物层，并沉积覆盖并电接触金属硅化物层的导电层。 沉积覆盖导电层的电介质层，并且通过电介质层蚀刻开口以暴露导电层的一部分。 选择性地沉积导电材料以填充开口并与杂质掺杂区域电接触。

公开(公告)号：US07306997B2

公开(公告)日：2007-12-11

申请号：US10986399

申请日：2004-11-10

申请人： Qi Xiang ,  Niraj Subba ,  Witold P. Maszara ,  Zoran Krivokapic ,  Ming-Ren Lin

发明人： Qi Xiang ,  Niraj Subba ,  Witold P. Maszara ,  Zoran Krivokapic ,  Ming-Ren Lin

IPC分类号： H01L21/336

CPC分类号： H01L29/66772 ,  H01L29/66636 ,  H01L29/7842 ,  H01L29/7848 ,  H01L29/78639 ,  H01L29/78684 ,  Y10S438/938

摘要： A semiconductor substrate is provided having an insulator thereon with a semiconductor layer on the insulator. A deep trench isolation is formed, introducing strain to the semiconductor layer. A gate dielectric and a gate are formed on the semiconductor layer. A spacer is formed around the gate, and the semiconductor layer and the insulator are removed outside the spacer. Recessed source/drain are formed outside the spacer.

摘要翻译： 提供了一种在绝缘体上具有半导体层的绝缘体的半导体衬底。 形成深沟槽隔离，向半导体层引入应变。 栅极电介质和栅极形成在半导体层上。 在栅极周围形成间隔物，并且将半导体层和绝缘体去除在间隔物的外部。 凹陷的源极/漏极形成在间隔物外部。

公开(公告)号：US07196372B1

公开(公告)日：2007-03-27

申请号：US10614177

申请日：2003-07-08

申请人： Bin Yu ,  Ming-Ren Lin ,  Srikanteswara Dakshina-Murthy ,  Zoran Krivokapic

发明人： Bin Yu ,  Ming-Ren Lin ,  Srikanteswara Dakshina-Murthy ,  Zoran Krivokapic

IPC分类号： H01L29/788

CPC分类号： H01L29/7887 ,  H01L21/28273 ,  H01L27/11568 ,  H01L29/785

摘要： A non-volatile memory device includes a substrate, an insulating layer, a fin, an oxide layer, spacers and one or more control gates. The insulating layer is formed on the substrate and the fin is formed on the insulating layer. The oxide layer is formed on the fin and acts as a tunnel oxide for the memory device. The spacers are formed adjacent the side surfaces of the fin and the control gates are formed adjacent the spacers. The spacers act as floating gate electrodes for the non-volatile memory device.

摘要翻译： 非易失性存储器件包括衬底，绝缘层，鳍，氧化物层，间隔物和一个或多个控制栅极。 绝缘层形成在基板上，并且鳍形成在绝缘层上。 氧化层形成在翅片上并用作存储器件的隧道氧化物。 间隔件邻近翅片的侧表面形成，并且控制栅极邻近间隔件形成。 间隔件用作非易失性存储器件的浮栅电极。

公开(公告)号：US06800910B2

公开(公告)日：2004-10-05

申请号：US10335474

申请日：2002-12-31

申请人： Ming-Ren Lin ,  Jung-Suk Goo ,  Haihong Wang ,  Qi Xiang

发明人： Ming-Ren Lin ,  Jung-Suk Goo ,  Haihong Wang ,  Qi Xiang

IPC分类号： H01L27105

CPC分类号： H01L29/785 ,  H01L29/1054 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/78603 ,  H01L29/78687

摘要： A FinFET device employs strained silicon to enhance carrier mobility. In one method, a FinFET body is patterned from a layer of silicon germanium (SiGe) that overlies a dielectric layer. An epitaxial layer of silicon is then formed on the silicon germanium FinFET body. A strain is induced in the epitaxial silicon as a result of the different dimensionalities of intrinsic silicon and of the silicon germanium crystal lattice that serves as the template on which the epitaxial silicon is grown. Strained silicon has an increased carrier mobility compared to relaxed silicon, and as a result the epitaxial strained silicon provides increased carrier mobility in the FinFET. A higher driving current can therefore be realized in a FinFET employing a strained silicon channel layer.

摘要翻译： FinFET器件采用应变硅来增强载流子迁移率。 在一种方法中，FinFET体从覆盖在电介质层上的硅锗层（SiGe）构图。 然后在硅锗FinFET体上形成硅的外延层。 由于本征硅和作为外延硅生长的模板的硅锗晶格的不同维度，在外延硅中引起应变。 与松弛硅相比，应变硅具有增加的载流子迁移率，结果外延应变硅在FinFET中提供增加的载流子迁移率。 因此，可以在采用应变硅沟道层的FinFET中实现更高的驱动电流。

公开(公告)号：US06764898B1

公开(公告)日：2004-07-20

申请号：US10147690

申请日：2002-05-16

申请人： William G. En ,  Joong S. Jeon ,  Minh Van Ngo ,  Ming-Ren Lin

发明人： William G. En ,  Joong S. Jeon ,  Minh Van Ngo ,  Ming-Ren Lin

IPC分类号： H01L218242

CPC分类号： H01L21/28273 ,  H01L21/2807 ,  H01L21/28123 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28282 ,  H01L21/31111 ,  H01L21/31122 ,  H01L21/31691 ,  H01L21/823857 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

摘要： The present invention relates to a process of fabricating a semiconductor device, including steps of providing a semiconductor wafer; depositing on the semiconductor wafer at least one layer comprising a high-K dielectric material layer; and subsequently removing a selected portion of the at least one layer comprising a high-K dielectric material by implanting ions into the selected portion, and removing the selected portion by etching. As a result of the implantation, the etch rate of the selected portion is increased relative to an etch rate without the implanting.

摘要翻译： 本发明涉及制造半导体器件的方法，包括提供半导体晶片的步骤; 在半导体晶片上沉积包含高K电介质材料层的至少一层; 并且随后通过将离子注入所选择的部分中去除包含高K电介质材料的至少一层的选定部分，以及通过蚀刻去除所选择的部分。 作为植入的结果，所选择的部分的蚀刻速率相对于没有植入的蚀刻速率而增加。

公开(公告)号：US06291278B1

公开(公告)日：2001-09-18

申请号：US09303694

申请日：1999-05-03

申请人： Qi Xiang ,  Matthew S. Buynoski ,  Ming-Ren Lin

发明人： Qi Xiang ,  Matthew S. Buynoski ,  Ming-Ren Lin

IPC分类号： H01L21336

CPC分类号： H01L21/76897 ,  H01L21/28518 ,  H01L21/823871 ,  H01L29/66545

摘要： A method of fabricating a transistor having shallow source and drain extensions utilizes a self-aligned contact. The drain extensions are provided through an opening between a contact area and the gate structure. A high-K gate dielectric material can be utilized. P-MOS and N-MOS transistors can be created according to the disclosed method.

摘要翻译： 制造具有浅源极和漏极延伸的晶体管的方法利用自对准接触。 漏极延伸部分通过接触区域和栅极结构之间的开口提供。 可以使用高K栅介电材料。 可以根据所公开的方法创建P-MOS和N-MOS晶体管。